本发明专利技术公开一种避免指令序列触发型硬件木马触发的防御机制，应用于处理器硬件安全领域，针对现有的通过软件层面进行指令混淆的机制易被攻击者绕过的问题与现有的通过硬件层面进行指令混淆的机制存在的不足之处；本发明专利技术在处理器程序运行期间，由指令缓存输入给IF的既定指令流先经过指令细粒度加密模块进行加密；加密的既定指令再由IF输入给新增流水IO时，先进行解密操作；然后根据新增流水IO给出控制信息1驱动动态随机模块产生控制信息2随机地从由自定义OPCode指令组成的混淆指令库中选择若干条自定义OPCode指令插入在处理器既定指令之间；最后将混淆指令流输入给ID，实现处理器避免指令序列触发型硬件木马的触发。现处理器避免指令序列触发型硬件木马的触发。现处理器避免指令序列触发型硬件木马的触发。
【技术实现步骤摘要】
一种避免指令序列触发型硬件木马触发的防御机制
[0001]本专利技术属于处理器硬件安全与大规模数字集成电路领域，特别涉及一种硬件木马触发的防御技术。
技术介绍
[0002]指令序列触发型硬件木马指的是：在处理器中被第三方故意植入硬件设计中的特殊模块以及电路，或设计者有意留下的恶意模块以及电路，且攻击者可通过处理器指令序列完成该硬件木马的激活。插入的指令序列触发型硬件木马可能会导致处理器关键信息泄露、关键部件内容的篡改，从而改变处理器运行结果与目的。该类型硬件木马的植入通常出现在处理器设计与制造不可信的环节，如不可信的EDA工具、不可信的第三方IP供应商、不可信的设计公司与不可信的流片工厂等。在处理器中，攻击者为了实现植入的硬件木马的隐蔽性与可控性，一般都是选择处理器的指令序列作为其触发条件。
[0003]目前针对植入在处理器中的指令序列触发型硬件木马的防御技术主要有三种：(1)通过采集处理器芯片的旁路物理信息(功耗、时序、电磁)来对硬件木马进行检测；(2)采用逆向工程得到处理器芯片的门级网表，通过对门级网表的分析实现硬件木马的检测；(3)从硬件木马的触发方式出发，降低植入在处理器中的硬件木马的触发概率。
[0004]技术(1)是一种对处理器芯片的无损检测，其主要缺点在于：(1)工艺偏差对处理器芯片的旁路物理信息的影响较为严重，会导致硬件木马的检测出现偏差；(2)对于植入在处理器芯片中的面积消耗极小的硬件木马，该方法具有较大的检测偏差。
[0005]技术(2)是一种对处理器芯片的有损检测，其主要缺点在于：导致处理器芯片一经逆向工程便会损坏，无法再次使用。
[0006]技术(3)是一种从硬件木马触发条件出发的防御手段，目前现有的技术主要从软件和硬件层面入手通过指令混淆的方法打乱处理器编译器阶段既定的指令顺序。其主要缺点在于：(1)通过软件层面进行指令混淆的机制易被攻击者绕过；(2)通过硬件层面进行指令混淆的手段通常是在处理器取指阶段与译码阶段之间将指令进行混淆，因此其无法应对处理器取指阶段存在指令序列触发型硬件木马的安全问题；(3)当前技术使用的混淆指令或等效指令对处理器既定指令进行替换时，绝大部分指令没有进行指令操作码(Operation Code，OPCode)的替换，因此对于由指令OPCode序列为触发条件的硬件木马是无法有效应对的；(4)当前技术只能降低指令序列触发型硬件木马的触发概率，无法完全避免该类型硬件木马的触发；(5)当前技术会使得处理器既定指令与混淆指令或等效指令存在一种固定的映射关系，因此当前技术的指令混淆或指令等效不具有随机性，攻击者可根据大批量测试数据轻易分析出这一映射关系。
技术实现思路
[0007]为解决上述技术问题，本专利技术提出一种避免指令序列触发型硬件木马触发的防御机制，通过纯硬件的实现方式保证本专利技术提出的机制不会被攻击者绕过。
[0008]本专利技术采用的技术方案为：一种避免指令序列触发型硬件木马触发的防御机制，包括：包括指令细粒度加密模块、指令细粒度解密模块、动态随机模块、自定义OPCode指令组成的混淆指令库以及新增流水指令混淆(Instruction Obfuscate，IO)阶段；
[0009]指令细粒度加密模块对由指令缓存输出给取值阶段的既定指令流进行加密；指令缓存输出给取值阶段的加密后的既定指令流经指令细粒度解密模块解密后输出给新增流水IO；
[0010]根据新增流水IO阶段给出控制信息1驱动动态随机模块产生控制信息2随机地从自定义OPCode指令组成的混淆指令库中选择若干条自定义OPCode指令插入至处理器既定指令之间；
[0011]处理器将在新增流水IO阶段得到的混淆指令流输入给译码阶段。
[0012]本专利技术的有益效果：本专利技术具有以下优点：
[0013](1)本专利技术通过纯硬件的实现方式保证本专利技术提出的机制不会被攻击者绕过；
[0014](2)本专利技术通过本专利技术提出机制中的指令细粒度加密/解密模块，避免了IF阶段的可能存在的指令序列触发型硬件木马的触发；
[0015](3)本专利技术通过动态随机模块使本专利技术提出的机制在对处理器既定指令进行混淆时具有一定的随机性，从而使攻击者无法分析出处理器既定指令与混淆指令的映射规律；
[0016](4)本专利技术通过本专利技术提出机制中的自定义OPCode指令组成的混淆指令库与新增流水IO，保证插入在处理器有效既定指令后的混淆指令相较于编译工具链的合法指令是独一无二的，使得本专利技术提出的机制可完全避免植入在处理器中的指令序列触发型硬件木马的触发，同时由于自定义OPCode的存在，也可完全避免以OPCode序列为触发条件的硬件木马的触发；
[0017](5)本专利技术简单高效，无需占用的太多的硬件资源，只需要对处理器内核进行微小修改并可轻易部署在处理器中。
附图说明
[0018]图1为本专利技术提出的机制的功能结构框图。
[0019]图2为本专利技术提出机制中的动态随机模块的结构示意图。
[0020]图3为本专利技术提出机制中的真随机数发生器使用的自反馈RO链的结构示意图。
[0021]图4为验证本专利技术提出机制的有效性所设计的指令序列触发型硬件木马；
[0022]图5为在未部署本专利技术提出的机制的RISC
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V处理器中植入如图4所示的硬件木马，并执行含有触发序列的测试代码的测试结果。
[0023]图6为在部署了本专利技术提出的机制的RISC
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V处理器中植入如图4所示的硬件木马，并执行含有触发序列的测试代码的测试结果。
具体实施方式
[0024]为便于本领域技术人员理解本专利技术的
技术实现思路
，下面结合附图对本
技术实现思路
进一步阐释。
[0025]实施例1
[0026]本实施例结合附图1，说明本专利技术的工作原理：
[0027]如图1所示，本专利技术的目的是通过以下技术方案实现的：一种避免指令序列触发型硬件木马触发的防御机制，包括指令细粒度加密模块、指令细粒度解密模块、动态随机模块、自定义OPCode指令组成的混淆指令库与新增流水IO。在处理器程序运行期间，由指令缓存输出给取值(Instruction Fetch，IF)阶段的既定指令流需要先经过指令细粒度加密模块进行加密，保证IF阶段的可能存在的指令序列触发型硬件木马不被触发；细粒度加密的既定指令，在由IF阶段输出至新增流水IO(Instruction Obfuscate，IO)阶段时，需要先进行细粒度解密操作；然后根据新增流水IO给出控制信息1驱动动态随机模块产生控制信息2随机地从自定义OPCode指令组成的混淆指令库选择若干条自定义OPCode指令插入至处进行细粒度解密操作后输入新增流水IO的既定指令流之间，以完全打乱处理器既定指令流的顺序；最后处理器将在新增流水IO阶段得到的混淆指令流输出给译码阶段(Instruction Decode，ID)，以此实现处理器避免指令序列触发型硬件木马的触发，保证处理器在硬件层面的安全性与可靠本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种避免指令序列触发型硬件木马触发的防御机制，其特征在于，包括：指令细粒度加密模块、指令细粒度解密模块、动态随机模块、自定义OPCode指令组成的混淆指令库以及新增流水指令混淆阶段；指令细粒度加密模块对由指令缓存输出给取值阶段的既定指令流进行加密；指令缓存输出给取值阶段的加密后的既定指令流经指令细粒度解密模块解密后输出给新增流水混淆阶段；新增流水指令混淆阶段在每条有效的既定指令后插入若干条从混淆指令库随机取出的自定义OPCode指令；处理器将在新增流水指令混淆阶段得到的混淆指令流，并输出给译码阶段。2.根据权利要求1所述的一种避免指令序列触发型硬件木马触发的防御机制，其特征在于，所述的指令细粒度加密/解密模块是根据动态随机模块提供的密钥将指令进行异或处理。3.根据权利要求1所述的一种避免指令序列触发型硬件木马触发的防御机制，其特征在于，所述自定义OPCode指令组成的混淆指令库的实现过程为：选取处理器指令编码中具有可操作目标寄存器的单周期指令，并把目标寄存器始终置为x0；同时将混淆指令的指令操作码OPCode替换自定义OPCode，并修改处理器译码阶段的逻辑使处理器译码器可正确识别自定义OPCode。4.根据权利要求1所述的一种避免指令序列触发型硬件木马触发的防御机制，其特征在于，根据新增流水IO给出控制信息1驱动动态随机模块产生控制信息2随机地从自定义OPCode指令组成的混淆指令库选择若干条自定义OPCode指令插入至处进行细粒度解密操作后的输出给新增流水IO的既定指令流之间。5.根据权利要求1所述的一种避免指令序列触发型硬件木马触发的防御机制，其特征在于，随机地从自定义OPCode指令组成的混淆指令库选择...
【专利技术属性】
技术研发人员：李磊，张翔，袁世伟，周婉婷，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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