一种抗辐射容错触发器的制备方法技术

本发明专利技术属集成电路技术领域，涉及一种抗辐射容错触发器的制备方法，包括，使用三个传统D触发器、一个异或门、一个2选1选择器和两个延时电路构造一个抗辐射容错触发器；输入数据同时写入主用D触发器和备用D触发器；输入数据经延时电路延迟指定时间后写入第三个D触发器，再与主用D触发器所存储的数据比较，如相同，说明主用D触发器所存储数据正确，2选1选择器选择主用D触发器所存储数据作为输出数据，如不同，说明主用D触发器所存储数据错误，2选1选择器选择备用D触发器所存储数据作为输出数据。本发明专利技术的抗辐射容错触发器电路，无论其中哪一个D触发器因为辐射导致所存储数据错误，抗辐射容错触发器仍然可以输出正确值。射容错触发器仍然可以输出正确值。射容错触发器仍然可以输出正确值。

【技术实现步骤摘要】
一种抗辐射容错触发器的制备方法


[0001]本专利技术属于集成电路
，涉及一种抗辐射容错触发器的制备方法，具体涉及一种基于D触发器、异或门、选择器和延时电路的抗辐射容错触发器的电路设计方法。

技术介绍

[0002]现有技术公开了随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。辐射如果发生在电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态。该单粒子瞬态脉冲引起的错误值传导至存储器还可能被捕捉存储。所以单粒子瞬态脉冲会改变电路节点的逻辑状态，可能造成电路功能错误[1]，因此，需要提出抵抗辐射的电路设计方法。
[0003]抗辐射触发器的电路设计方法主要包含多模冗余、纠错码和抗辐射存储单元等。多模冗余方法以三模冗余技术[2]为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出，实践显示，这种方法会带来很大的面积开销；纠错码方法以汉明码[3]为代表，通过计算编码的校验值，定位错误比特的位置；抗辐射存储单元方法以双重互锁存储单元[4]为代表，在基本存储单元结构的基础上增加额外晶体管和相互绞合的互连线，增强敏感节点的抗辐射能力；实践显示，纠错码和抗辐射存储单元均会带来较大的面积开销，并降低电路性能。
[0004]基于现有技术的现状，本申请的专利技术人拟提供一种抗辐射容错触发器的制备方法，尤其是一种基于D触发器、异或门、选择器和延时电路的抗辐射容错触发器的电路设计方法。
[0005]与本专利技术相关的参考文献有：
[0006][1]Baumann R.Soft Errors in Advanced Computer Systems[J],IEEE Transactions on Device and Materials Reliability,2005,22(3),pp.258
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266
[0007][2]Oliveira R.,Jagirdar A.,Chakraborty T.J.：A TMR Scheme for SEU Mitigation in Scan Flip
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Flops[C]，in International Symposium on QualityElectronic Design,2007,pp.905
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910
[0008][3]Tausch H.J.Simplified Birthday Statistics and Hamming EDAC[J],IEEE Transactions on Nuclear Science,2009,56(2),pp.474
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[0009][4]Calin T.,Nicolaidis M.,Velazco R.Upset hardened memory design for submicron CMOS technology[J],IEEE Transactions on Nuclear Science,1996,43(6),pp.2874
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2878
[0010][5]S.Yang.Logic Synthesis and Optimization Benchmarks User Guide,Research Triangle Park,NC:Microelectronics Center ofNorth Carolina(MCNC),1991。

技术实现思路

[0011]本专利技术的目的是针对集成电路领域现有技术的现状，提供一种抗辐射容错触发器的制备方法，尤其是一种基于D触发器、异或门、选择器和延时电路的抗辐射容错触发器的电路设计方法。
[0012]本专利技术的抗辐射容错触发器的制备方法，其包括，使用三个传统D触发器、一个异或门、一个2选1选择器和两个延时电路构造一个抗辐射容错触发器；输入数据同时写入主用D触发器和备用D触发器；输入数据经延时电路延迟指定时间后写入第三个D触发器，再与主用D触发器所存储的数据比较，如果相同，说明主用D触发器所存储数据正确，2选1选择器选择主用D触发器所存储数据作为输出数据，如果不同，说明主用D触发器所存储数据错误，2选1选择器选择备用D触发器所存储数据作为输出数据。
[0013]具体而言，本专利技术包含两个步骤，下面分别加以详述。
[0014]步骤1：按照图1所示电路结构，采用传统集成电路设计方法设计抗辐射容错触发器电路。
[0015]按图1所示电路结构，设计抗辐射容错触发器电路。图1包含D触发器A1、A2、A3，2选1选择器M1，异或门B1和由反相器构成的延时电路。D触发器A1、A2、A3是传统的存储电路单元，数据输入端口是I，时钟输入端口是C，异步复位端口是R，数据输出端口是O，当R值为1时，O值为0；当R值为0时，I值在时钟输入端口C的上升沿写入D触发器，O值为D触发器所存储数据值。图1中D触发器A1、A2、A3是时钟上升沿触发器，但也可以是时钟下降沿触发器。2选1选择器M1的输入端口是I1与I2，输出端口是O，选择端口是S。在2选1选择器M1中，当S值为0时，O值为I1的值；当S为1时，O值为I2的值。偶数(如2,4,6,8,
…
)个反相器串联起来构成延时电路。图1中延时电路所串联的反相器的数量是2，但也可以是其他偶数，如4,6,8
…
。延时电路所串联的反相器的数量应保证这些反相器产生的延时大于辐射脉冲的时长，才能使本专利技术的抗辐射容错触发器的输出端口OUT保持正确值。抗辐射容错触发器的数据输入端口IN与D触发器A1、A2的输入端口I相连，并通过反相器串联构成的延时电路与D触发器A3的输入端口I相连。抗辐射容错触发器的时钟输入端口CLK与D触发器A1、A2的时钟输入端口C相连，并通过反相器串联构成的延时电路与D触发器A3的时钟输入端口C相连。抗辐射容错触发器的异步复位端口RST与D触发器A1、A2、A3的异步复位端口R相连。抗辐射容错触发器的输出端口OUT与2选1选择器M1的输出端口O相连。
[0016]步骤2：对图1中抗辐射容错触发器的异步复位端口RST进行设置。
[0017]首先，本专利技术的抗辐射容错触发器的异步复位端口RST值设置为1，对D触发器A1、A2、A3异步清零，则2选1选择器M1的选择端口S值为0，所以抗辐射容错触发器的输出端口OUT输出D触发器A1所存储的数据。
[0018]然后，本专利技术的抗辐射容错触发器的异步复位端口RST值设置为0，则数据输入端口IN的值在时钟输入端口CLK信号的上升沿，写入D触发器A1、A2。IN值和CLK信号的上升沿经反相器串联构成的延时电路延迟后，再写入D触发器A3。D触发器A1所存储的数值与D触发器A3所存储的数值通过异或门B1比较，如果异或门B1的输出端口数值是0，说明D触发器A1所存储的数值是正确的，2选1选择器M1选择D触发器A1所存储的数值，抗辐射容错触发器的输出端口OUT输出正确值。在辐射脉冲只可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗辐射容错触发器的制备方法，其特征在于，该方法为基于D触发器、异或门、选择器和延时电路的抗辐射容错触发器的电路设计方法，其包括步骤：步骤1:采用传统集成电路设计方法设计抗辐射容错触发器电路；步骤2:对所述的抗辐射容错触发器的异步复位端口RST进行设置。2.按权利要求1所述的方法，其特征在于，所述的步骤1中，设计抗辐射容错触发器电路，其中包含D触发器A1、A2、A3，2选1选择器M1，异或门B1和由反相器构成的延时电路；延时电路所串联的反相器的数量应保证所述反相器产生的延时大于辐射脉冲的时长，使所述的抗辐射容错触发器的输出端口OUT保持正确值；所述的抗辐射容错触发器的数据输入端口IN与D触发器A1、A2的输入端口I相连，并通过反相器串联构成的延时电路与D触发器A3的输入端口I相连；所述的抗辐射容错触发器的时钟输入端口CLK与D触发器A1、A2的时钟输入端口C相连，并通过反相器串联构成的延时电路与D触发器A3的时钟输入端口C相连；所述的抗辐射容错触发器的异步复位端口RST与D触发器A1、A2、A3的异步复位端口R相连；所述的抗辐射容错触发器的输出端口OUT与2选1选择器M1的输出端口O相连；所述的抗辐射容错触发器电路中，D触发器A1的输出端口O与2选1选择器M1的输入端口I1相连，并与异或门B1的输入端口I1相连；D触发器A2的输出端口O与2选1选择器M1的输入端口I2相连；D触发器A3的输出端口O与异或门B1的输入端口I2相连；异或门B1的输出端口O与2选1选择器M1的输入端口S相连。3.按权利要求1所述的方法，其特征在于，所述的步骤2中包括：首先，所述的抗辐射容错触发器的异步复位端口RST值设置为1，对D触发器A1、A2、A3异步清零，则2选1选择器M1的选择端口S值为0，使所述的抗辐射容错触发器的输出端口OU...

【专利技术属性】
技术研发人员：佘晓轩，
申请(专利权)人：复旦大学，
类型：发明
国别省市：