【技术实现步骤摘要】
一种抗辐射容错触发器的制备方法
[0001]本专利技术属于集成电路
,涉及一种抗辐射容错触发器的制备方法,具体涉及一种基于D触发器、异或门、选择器和延时电路的抗辐射容错触发器的电路设计方法。
技术介绍
[0002]现有技术公开了随着工艺尺寸的减少,芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。辐射如果发生在电路节点,可能引起单粒子瞬态脉冲,改变电路节点的逻辑状态。该单粒子瞬态脉冲引起的错误值传导至存储器还可能被捕捉存储。所以单粒子瞬态脉冲会改变电路节点的逻辑状态,可能造成电路功能错误[1],因此,需要提出抵抗辐射的电路设计方法。
[0003]抗辐射触发器的电路设计方法主要包含多模冗余、纠错码和抗辐射存储单元等。多模冗余方法以三模冗余技术[2]为代表,使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出,实践显示,这种方法会带来很大的面积开销;纠错码方法以汉明码[3]为代表,通过计算编码的校验值,定位错误比特的位置;抗辐射存储单元方法以双重互锁存储单元[4]为代表,在基本存储 ...
【技术保护点】
【技术特征摘要】
1.一种抗辐射容错触发器的制备方法,其特征在于,该方法为基于D触发器、异或门、选择器和延时电路的抗辐射容错触发器的电路设计方法,其包括步骤:步骤1:采用传统集成电路设计方法设计抗辐射容错触发器电路;步骤2:对所述的抗辐射容错触发器的异步复位端口RST进行设置。2.按权利要求1所述的方法,其特征在于,所述的步骤1中,设计抗辐射容错触发器电路,其中包含D触发器A1、A2、A3,2选1选择器M1,异或门B1和由反相器构成的延时电路;延时电路所串联的反相器的数量应保证所述反相器产生的延时大于辐射脉冲的时长,使所述的抗辐射容错触发器的输出端口OUT保持正确值;所述的抗辐射容错触发器的数据输入端口IN与D触发器A1、A2的输入端口I相连,并通过反相器串联构成的延时电路与D触发器A3的输入端口I相连;所述的抗辐射容错触发器的时钟输入端口CLK与D触发器A1、A2的时钟输入端口C相连,并通过反相器串联构成的延时电路与D触发器A3的时钟输入端口C相连;所述的抗辐射容错触发器的异步复位端口RST与D触发器A1、A2、A3的异步复位端口R相连;所述的抗辐射容错触发器的输出端口OUT与2选1选择器M1的输出端口O相连;所述的抗辐射容错触发器电路中,D触发器A1的输出端口O与2选1选择器M1的输入端口I1相连,并与异或门B1的输入端口I1相连;D触发器A2的输出端口O与2选1选择器M1的输入端口I2相连;D触发器A3的输出端口O与异或门B1的输入端口I2相连;异或门B1的输出端口O与2选1选择器M1的输入端口S相连。3.按权利要求1所述的方法,其特征在于,所述的步骤2中包括:首先,所述的抗辐射容错触发器的异步复位端口RST值设置为1,对D触发器A1、A2、A3异步清零,则2选1选择器M1的选择端口S值为0,使所述的抗辐射容错触发器的输出端口OU...
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