印刷电路板及其制造方法技术

根据本发明专利技术的一方面的印刷电路板设有：具有绝缘特性的基膜；和包括堆叠在基膜的至少一个表面侧并布置成行的多个配线部分的导电图案；以及将导电图案和基膜的外表面覆盖的绝缘层，其中多个配线部分具有1

【技术实现步骤摘要】
印刷电路板及其制造方法
[0001]本申请是2017年10月5日提交、专利技术名称为“印刷电路板及其制造方法”、申请号为PCT/JP2017/036210(国内申请号：2017800634352)的专利技术专利申请的分案申请。


[0002]本专利技术涉及印刷电路板及其制造方法。
[0003]本申请要求2016年10月12日提交的日本专利申请No.2016
‑
201012的优先权，并且该日本专利申请的全部内容通过引用并入本文。

技术介绍

[0004]随着电子器件的尺寸和重量的减小，印刷电路板已被广泛使用。这种印刷电路板通常具有如下结构：其中，在包含聚酰亚胺等作为主要成分的基膜上形成有导电图案，并且导电图案被诸如阻焊剂等的绝缘层覆盖(参见日本未审查专利申请公开No.2013
‑
004625)。
[0005]引用列表
[0006]专利文献
[0007]PTL 1：日本未审查专利申请公开No.2013
‑
004625

技术实现思路
<br/>[0008]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种印刷电路板，包括：基膜，其具有绝缘特性；导电图案，其堆叠在所述基膜的至少一个表面侧上，并且包括布置成彼此相邻的多个配线部分；以及绝缘层，其覆盖所述基膜的外表面和所述导电图案的外表面，其中，所述多个配线部分具有1μm以上且20μm以下的平均间距以及30μm以上且120μm以下的平均高度，所述多个配线部分的平均高度与平均间距的比率为2.0以上且12.0以下，并且在截面图中彼此相邻的所述多个配线部分之间的所述绝缘层的填充面积比率为95％以上。2.一种印刷电路板，包括：基膜，其具有绝缘特性；导电图案，其堆叠在所述基膜的至少一个表面侧上，并且包括布置成彼此相邻的多个配线部分；以及绝缘层，其覆盖所述基膜的外表面和所述导电图案的外表面，其中，所述多个配线部分具有1μm以上且20μm以下的平均间距以及30μm以上且120μm以下的平均高度，所述多个配线部分的平均高度与平均间距的比率为3.0以上且10.0以下，并且在截面图中彼此相邻的所述多个配线部分之间的所述绝缘层的填充面积比率为95％以上。3.一种印刷电路板，包括：基膜，其具有绝缘特性；导电图案，其堆叠在所述基膜的至少一个表面侧上，并且包括布置成彼此相邻的多个配线部分；以及绝缘层，其覆盖所述基膜的外表面和所述导电图案的外表面，其中，所述多个配线部分具有1μm以上且20μm以下的平均间距以及30μm以上且120μm以下的平均高度，所述多个配线部分的平均高度与平均间距的比率为4.0以上且8.0以下，并且在截面图中彼此相邻的所述多个配线部...

【专利技术属性】
技术研发人员：冈本康平，山口贺人，三浦宏介，上田宏，木村淳，
申请(专利权)人：住友电工印刷电路株式会社，
类型：发明
国别省市：