用于多时钟切换的电路、FPGA和电子设备制造技术

本申请涉及集成电路技术领域，公开一种用于多时钟切换的电路，包括：N个时钟源，被配置为生成N路时钟信号；N个时钟电路，第i路时钟信号被输入第i个时钟电路，i＝0，

【技术实现步骤摘要】
用于多时钟切换的电路、FPGA和电子设备


[0001]本申请涉及集成电路
，例如涉及一种用于多时钟切换的电路、FPGA(现场可编程逻辑门阵列，Field Programmable Gate Array)和电子设备。

技术介绍

[0002]时钟设计是高速电路设计的核心模块，时钟电路设计的质量直接影响芯片是否能安全，可靠的运行。传统的时钟切换电路由于时钟切换信号无法和所有输入时钟均保持同步，因此可能会在输出时钟上引起毛刺，而输出时钟上的毛刺可能会引起后续电路功能错误。
[0003]目前，为了避免时钟在输出是引起毛刺，相关技术公开了一种支持多路时钟的切换电路，包括：寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；寄存器根据系统时钟clk_sys对输入进行采样；输入的时钟切换请求clk_s_req连接至寄存器的D端和与门的一个输入端；寄存器Q端的输出取反后连接与门的另一个输入端；输入的系统时钟clk_sys分别连接至寄存器和寄存器组的clk端；输入的N路时钟输入连接至多时钟互锁电路中的无毛刺时钟管理电路，其中N为正整数；输入的异步复位信号连接至该电路内所有的寄存器复位端；输入的时钟选择信号clk_sel输入至第一选择器的一个输入端；与门的输出端连接至第一选择器的控制端；第一选择器的输出端连接寄存器组的D端，寄存器组的Q端分别连接第一选择器的另一输入端和译码电路的输入端；译码电路输出的N位译码结果clk_pre_en传递给多路时钟互锁电路多路时钟互锁电路根据N路时钟输入和N位译码结果，将N位时钟信号、监测结果CR和N位关断标志信号clk_gate_s输出至时钟选择器；待监测结果CR为高电平时，时钟选择器据N位关断标志信号clk_gate_s和N位时钟信号的一一对应关系，将N位关断标志信号clk_gate_s内部仅有的一位高电平比特位对应的时钟选通至电路的时钟输出CLK_O。
[0004]在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：
[0005]现有技术中涉及的多时钟切换电路，需通过去噪电路、多组寄存器、多组比较器、多组选择器及多时钟互锁电路完成多时钟的切换。现有技术的电路面积较大，电路结构复杂，降低了多时钟切换电路的适用性。

技术实现思路

[0006]为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。
[0007]本公开实施例提供了一种用于多时钟切换的电路、FPGA和电子设备，以降低多时钟电路的复杂程度。
[0008]在一些实施例中，所述用于多时钟切换的电路，包括：
[0009]N个时钟源，被配置为生成N路时钟信号；
[0010]N个时钟电路，第i路时钟信号被输入第i个时钟电路，i＝0，
…
，N
‑
1；
[0011]或门，具有N个输入端，其中第i个输入端连接第i个时钟电路的输出端；所述或门的输出端作为电路的输出端，输出所述N个时钟源中的一路时钟信号；
[0012]其中，第i个时钟电路，包括：
[0013]输入与门，具有N个输入端；
[0014]寄存器组，输入端连接输入与门的输出端，第i路时钟信号作为寄存器组的时钟信号，寄存器组的取反输出端与除第i路外的时钟电路的输入与门的第i个输入端连接；
[0015]输出与门，具有两个输入端，其中一个输入端连接寄存器组的输出端，另一个输入端连接第i路时钟信号；输出与门的输出端作为第i个时钟电路的输出端；
[0016]寄存器组包括两个或多个级联的寄存器。
[0017]可选的，寄存器组，包括：
[0018]第一级寄存器，信号输入端连接输入与门的输出端，时钟输入端连接第i路时钟信号；
[0019]最后一级寄存器，信号输入端连接第一级寄存器的输出端，时钟输入端连接第i路时钟信号；最后一级寄存器的输出端作为寄存器组的输出端。
[0020]可选的，最后一级寄存器对第i路时钟信号进行下降沿采样。
[0021]可选的，输入与门的第i个输入端连接对应的时钟选择信号，并根据时钟选择信号确定输入与门对应的第i端输入信号的取值。
[0022]可选的，时钟选择信号是独热码形式的时钟选择信号。
[0023]可选的，寄存器组的复位端连接总复位信号。
[0024]在一些实施例中，所述FPGA，包括：
[0025]如上述用于多时钟切换的电路。
[0026]在一些实施例中，所述电子设备，包括：
[0027]如上述FPGA。
[0028]本公开实施例提供的用于多时钟切换的电路、FPGA和电子设备，可以实现以下技术效果：
[0029]本技术通过具有多个时钟源、及与时钟源相对应的时钟电路作为或门的输入，从而输出时钟信号所涉及的多时钟切换的电路，电路结构简单，后端实现没有障碍。并且没有额外引入设置其他逻辑，逻辑简单，电路面积较小。从而有效地降低多时钟电路的复杂程度，提升了多时钟切换的电路的适用性。
[0030]以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。
附图说明
[0031]一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：
[0032]图1是本公开实施例提供的一个用于多时钟切换的电路的示意图；
[0033]图2是本公开实施例提供的另一个用于多时钟切换的寄存器组的示意图；
[0034]图3是本公开实施例提供的另一个用于多时钟切换的电路的示意图；
[0035]图4是本公开实施例提供的一个用于多时钟切换的电路的输入和输出的示意图。
具体实施方式
[0036]为了能够更加详尽地了解本公开实施例的特点与
技术实现思路
，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。
[0037]本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
[0038]除非另有说明，术语“多个”表示两个或两个以上。
[0039]本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。
[0040]术语“和/或”是一种描述对象的关联关本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于多时钟切换的电路，其特征在于，包括：N个时钟源，被配置为生成N路时钟信号；N个时钟电路，第i路时钟信号被输入第i个时钟电路，i＝0，
…
，N
‑
1；或门，具有N个输入端，其中第i个输入端连接第i个时钟电路的输出端；所述或门的输出端作为电路的输出端，输出所述N个时钟源中的一路时钟信号；其中，所述第i个时钟电路，包括：输入与门，具有N个输入端；寄存器组，输入端连接输入与门的输出端，第i路时钟信号作为寄存器组的时钟信号，寄存器组的取反输出端与除第i路外的时钟电路的输入与门的第i个输入端连接；输出与门，具有两个输入端，其中一个输入端连接寄存器组的输出端，另一个输入端连接第i路时钟信号；输出与门的输出端作为第i个时钟电路的输出端；所述寄存器组包括两个或多个级联的寄存器。2.根据权利要求1所述的用于多时钟切换的电路，其特征在于，所述寄存器组，包括：第一级寄存器，信号输...

【专利技术属性】
技术研发人员：黄金煌，
申请(专利权)人：北京紫光青藤微系统有限公司，
类型：新型
国别省市：