一种带有两个周期的高速ROM电路制造技术

本发明专利技术公开了一种带有两个周期的高速ROM电路，包括中央处理器、存储控制模块、ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块，所述中央处理器和存储控制模块连接，所述ROM存储器和第一加密模块连接，所述RAM存储器和第二加密模块连接，所述EEPROM存储器和第三加密模块连接；所述ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块均与中央处理器连接；所述ROM存储器包含两个周期，分别为active mode和low power mode。本发明专利技术，将原有时序拆分为两个周期，分别为active mode和low power mode；当进入低功耗模式时，关闭precharge，自动降低BL电位，降低功耗。降低功耗。降低功耗。

【技术实现步骤摘要】
一种带有两个周期的高速ROM电路


[0001]本专利技术涉及高速ROM电路
，具体是一种带有两个周期的高速ROM电路。

技术介绍

[0002]ROM(Read
‑
Only Memory)是一种只读存储器，在芯片制造阶段，预存数据(例如，启动程序)通过特定光罩烧录在ROM中，并且不能被更改。在超大规模集成电路芯片中往往嵌入有CPU，在芯片上电初始化的过程中，CPU需要从ROM中读取初始化数据以顺利完成CPU的上电初始化。现有的初始化数据的读取方式是CPU通过SPI(Serial Peripheral Interface，串行外设接口)模块读取ROM中的初始化数据，并且在CPU上电初始化完成后不能再读取ROM中的数据。
[0003]现有技术中的ROM电路如图4
‑
6所示，其每个周期均precharge，读取速度不足，连续工作时，反而功耗较大。

技术实现思路

[0004]本专利技术的目的在于提供一种带有两个周期的高速ROM电路，以解决现有技术中的问题。
[0005]为实现上述目的，本专利技术提供如下技术方案：一种带有两个周期的高速ROM电路，包括中央处理器、存储控制模块、ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块，所述中央处理器和存储控制模块连接，所述ROM存储器和第一加密模块连接，所述RAM存储器和第二加密模块连接，所述EEPROM存储器和第三加密模块连接；所述ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块均与中央处理器连接；所述ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块均与存储控制模块连接；
[0006]所述ROM存储器包含两个周期，分别为active mode和low power mode。
[0007]优选的，还包括FLASH存储器和第四加密模块，所述FLASH存储器和第四加密模块连接，所述FLASH存储器分别与中央处理器和存储控制模块连接，所述第四加密模块分别与中央处理器和存储控制模块连接。
[0008]优选的，还包括报警模块，所述报警模块与中央处理器连接。
[0009]优选的，还包括备份模块，所述备份模块与中央处理器连接，所述备份模块与存储控制模块连接。
[0010]优选的，所述ROM存储器设计包括以下步骤：
[0011]S1：将原有时序拆分为两个周期，分别为active mode和low power mode；
[0012]S2：当进入低功耗模式时，关闭precharge，自动降低BL电位，降低功耗。
[0013]优选的，还包括通过片选信号CE，来控制PRE信号，当CE无效，便进入low power模式。
[0014]优选的，还包括增加LPW信号，外部控制PRE信号。当LPW有效时，进入低功耗模式。
[0015]与现有技术相比，本专利技术的有益效果是：将原有时序拆分为两个周期，分别为active mode和low power mode；当进入低功耗模式时，关闭precharge，自动降低BL电位，降低功耗；通过片选信号CE，来控制PRE信号，当CE无效，便进入low power模式；增加LPW信号，外部控制PRE信号；当LPW有效时，进入低功耗模式。
附图说明
[0016]附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与本专利技术的实施例一起用于解释本专利技术，并不构成对本专利技术的限制。在附图中：
[0017]图1是本专利技术的原理图；
[0018]图2是本专利技术读取时序的流程图；
[0019]图3是本专利技术另一情况读取时序的流程图；
[0020]图4是现有技术的电路图；
[0021]图5是现有技术的读取电路图；
[0022]图6是现有技术的读取时序图。
[0023]图中：1、中央处理器；2、存储控制模块；3、ROM存储器；4、第一加密模块；5、RAM存储器；6、第二加密模块；7、EEPROM存储器；8、第三加密模块。
具体实施方式
[0024]为使本专利技术实施方式的目的、技术方案和优点更加清楚，下面将结合本专利技术实施方式中的附图，对本专利技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本专利技术一部分实施方式，而不是全部的实施方式。基于本专利技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本专利技术保护的范围。因此，以下对在附图中提供的本专利技术的实施方式的详细描述并非旨在限制要求保护的本专利技术的范围，而是仅仅表示本专利技术的选定实施方式。基于本专利技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本专利技术保护的范围。
[0025]实施例一
[0026]请参阅图1
‑
3，本专利技术实施例中，一种带有两个周期的高速ROM电路，包括中央处理器、存储控制模块、ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块，所述中央处理器和存储控制模块连接，所述ROM存储器和第一加密模块连接，所述RAM存储器和第二加密模块连接，所述EEPROM存储器和第三加密模块连接；所述ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块均与中央处理器连接；所述ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块均与存储控制模块连接；
[0027]所述ROM存储器包含两个周期，分别为active mode和low power mode。
[0028]优选的，还包括FLASH存储器和第四加密模块，所述FLASH存储器和第四加密模块连接，所述FLASH存储器分别与中央处理器和存储控制模块连接，所述第四加密模块分别与中央处理器和存储控制模块连接。
[0029]优选的，还包括报警模块，所述报警模块与中央处理器连接。
[0030]优选的，还包括备份模块，所述备份模块与中央处理器连接，所述备份模块与存储控制模块连接。
[0031]优选的，所述ROM存储器设计包括以下步骤：
[0032]S1：将原有时序拆分为两个周期，分别为active mode和low power mode；
[0033]S2：当进入低功耗模式时，关闭precharge，自动降低BL电位，降低功耗。
[0034]优选的，还包括通过片选信号CE，来控制PRE信号，当CE无效，便进入low power模式。
[0035]优选的，还包括增加LPW信号，外部控制PRE信号。当LPW有效时，进入低功耗模式。
[0036]本专利技术的工作原理是：将原有时序拆分为两个周期，分别为active mode和low power mode；当进入低功耗模式时，关闭precharge，自动降低BL电位，降低本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带有两个周期的高速ROM电路，包括中央处理器、存储控制模块、ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块，其特征在于：所述中央处理器和存储控制模块连接，所述ROM存储器和第一加密模块连接，所述RAM存储器和第二加密模块连接，所述EEPROM存储器和第三加密模块连接；所述ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块均与中央处理器连接；所述ROM存储器、第一加密模块、RAM存储器、第二加密模块、EEPROM存储器和第三加密模块均与存储控制模块连接；所述ROM存储器包含两个周期，分别为active mode和low power mode。2.根据权利要求1所述的一种带有两个周期的高速ROM电路，其特征在于：还包括FLASH存储器和第四加密模块，所述FLASH存储器和第四加密模块连接，所述FLASH存储器分别与中央处理器和存储控制模块连接，所述第四加密模块分别与中央处理器和...

【专利技术属性】
技术研发人员：张一平，
申请(专利权)人：苏州菲斯力芯软件有限公司，
类型：发明
国别省市：