一种数据转换方法、系统及装置制造方法及图纸

本发明专利技术公开了一种数据转换方法、系统及装置，涉及数据转换领域，用于将串行数据转换为并行数据，该方案中，在接收到bitslip信号时调整串行数据的数据位，以使串行数据中各个并行数据的边界与并行数据时钟边界对齐；随后再细调采样时钟的采样位置至对齐处理后的串行数据的各个数据位的最佳采样点，以按照对齐处理后的串行数据的顺序进行采样，将串行数据转换为并行数据。可见，本申请中在将串行数据转换为并行数据时，不仅保证串行数据中各个并行数据的边界与并行数据时钟边界对齐，以保证数据转换的准确性，还保证对串行数据采样时的采样位置为最佳采样点，进一步保证数据采样的准确度和稳定性。度和稳定性。度和稳定性。

【技术实现步骤摘要】
一种数据转换方法、系统及装置


[0001]本专利技术涉及数据转换领域，特别是涉及一种数据转换方法、系统及装置。

技术介绍

[0002]随着高帧频数字相机的出现，视频图像的数据量越来越大，这对数据的采集、传输与处理的各项技术指标提出了更高的要求。传统的并行数据传输方式已经无法满足复杂、高速的图像数据传输要求。而高速串行接口的出现给大数据量及高速的图像传输提供了技术支持。但是，将串行数据转换为并行数据时，硬件布线设计导致的时延和差异都会影响数据采样的稳定性。

技术实现思路

[0003]本专利技术的目的是提供一种数据转换方法、系统及装置，在将串行数据转换为并行数据时，不仅保证串行数据中各个并行数据的边界与并行数据时钟边界对齐，以保证数据转换的准确性，还保证对串行数据采样时的采样位置为最佳采样点，进一步保证数据采样的准确度和稳定性。
[0004]为解决上述技术问题，本专利技术提供了一种数据转换方法，应用于数据转换装置中的ISERDESE，所述方法包括：
[0005]在接收到bitslip信号时调整串行数据的数据位，以使所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据转换方法，其特征在于，应用于数据转换装置中的ISERDESE，所述方法包括：在接收到bitslip信号时调整串行数据的数据位，以使所述串行数据中各个并行数据的边界与并行数据时钟边界对齐；细调采样时钟的采样位置至对齐处理后的所述串行数据的各个数据位的最佳采样点，以按照对齐处理后的所述串行数据的顺序进行采样，将所述串行数据转换为并行数据。2.如权利要求1所述的数据转换方法，其特征在于，所述串行数据中包括多行并行数据,多个所述并行数据为一行，且每行所述并行数据的第一位数据之前，或每行所述并行数据的第一位数据之前及每行所述并行数据的最后一位数据之后设有同步码；所述数据转换装置还包括Bitslip_G模块；在接收到bitslip信号时调整串行数据的数据位，以使所述串行数据中各个并行数据的边界与并行数据时钟边界对齐之前，还包括：按照接收到的所述串行数据的顺序对所述串行数据进行采样，以使将所述串行数据转换为第一待处理并行数据；将所述第一待处理并行数据发送至所述Bitslip_G模块；所述Bitslip_G模块用于在一个虚拟帧同步信号中对所述第一待处理并行数据进行检索，若在一个所述虚拟帧同步信号中检索到同步码的个数不大于第一预设数量，则输出所述bitslip信号。3.如权利要求2所述的数据转换方法，其特征在于，所述数据转换装置还包括Delay_Value模块和IDELAY模块；所述Bitslip_G模块还用于在一个所述虚拟帧同步信号中检索到同步码的个数不大于第一预设数量时根据预设时间间隔和预设粗调调节步长生成粗调延时调整信号；所述预设粗调调节步长的步长小于所述串行数据的一个时钟周期的长度；所述Delay_Value模块用于基于所述粗调延时调整信号生成粗调信号；所述IDELAY模块用于将所述粗调信号转换为粗调指令；在接收到bitslip信号时调整串行数据的数据位，以使所述串行数据中各个并行数据的边界与并行数据时钟边界对齐，包括：在接收到所述bitslip信号及所述粗调指令时调整所述串行数据的数据位，并对所述采样时钟的采样位置进行粗调，以使所述串行数据中各个并行数据的边界与所述并行数据时钟边界对齐。4.如权利要求3所述的数据转换方法，其特征在于，在接收到bitslip信号及所述粗调指令时调整串行数据的数据位，并对所述采样时钟的采样位置进行粗调，以使所述串行数据中各个并行数据的边界与并行数据时钟边界对齐，包括：S201：在接收到所述bitslip信号时将所述串行数据的数据位的相位向前移一个时钟周期或向后移一个时钟周期；S202：将所述粗调指令设定为当前粗调指令，并将所述预设粗调调节步长设定为当前粗调调节步长；S204：基于所述当前粗调指令对所述采样时钟的采样位置进行第一次正向调整；S205：基于第一次正向调整后的所述采样时钟对数据移位后的所述串行数据进行采
样，生成当前待处理并行数据，使所述Bitslip_G模块在一个所述虚拟帧同步信号中对所述当前待处理并行数据进行检索，若在一个所述虚拟帧同步信号中检索到所述同步码的个数不大于所述第一预设数量，则进入步骤S206；若大于，则进入步骤S212；S206：基于所述当前粗调指令对所述采样时钟的采样位置进行两次反向调整；S207：基于两次反向调整后的所述采样时钟对数据移位后的所述串行数据进行采样，更新所述当前待处理并行数据，使所述Bitslip_G模块在一个所述虚拟帧同步信号中对所述当前待处理并行数据进行检索，若在一个所述虚拟帧同步信号中检索到同步码的个数不大于所述第一预设数量，则进入步骤S208；若大于，则进入步骤S212；S208：基于所述当前粗调指令对所述采样时钟的采样位置进行第二次正向调整；S209：使所...

【专利技术属性】
技术研发人员：祝丽燕，王耀，
申请(专利权)人：浙江禾川科技股份有限公司，
类型：发明
国别省市：