一种面向大规模ASIC芯片的多芯片联合验证方法及装置制造方法及图纸

本发明专利技术公开了一种面向大规模ASIC芯片的多芯片联合验证方法及装置，本发明专利技术包括将待验证的ASIC芯片的逻辑划分为N个逻辑单元；将N个逻辑单元映射到N个结构相同、且相互连接的FPGA芯片中，并将该ASIC芯片的各个逻辑单元分别写入对应的FPGA芯片，形成该ASIC芯片的FPGA原型验证系统；通过FPGA原型验证系统执行对该ASIC芯片的完备性验证。本发明专利技术能够实现大规模ASIC芯片的FPGA验证，保证了验证完备性，可以有效发现芯片设计的性能瓶颈和功能缺陷，从而有针对性地指导芯片硬件的结构规划和逻辑设计以及系统软件的性能优化。计以及系统软件的性能优化。计以及系统软件的性能优化。

【技术实现步骤摘要】
一种面向大规模ASIC芯片的多芯片联合验证方法及装置


[0001]本专利技术属于高性能计算领域的芯片验证技术，具体涉及一种面向大规模ASIC(Application Specific Integrated Circuit，专用集成电路)芯片的多芯片联合验证方法及装置。

技术介绍

[0002]ASIC芯片的逻辑正确性可通过FPGA原型验证系统进行验证。另外，通过FPGA原型验证系统的构建，一方面可以对系统的高速信号传输、机械结构、通风散热、PCB(Printed Circuit Board，印制电路板)设计等进行有效的硬件试验；另一方面可以在验证平台上进行固件、操作系统等系统软件的开发和调试。与此同时，通过对FPGA(Field Programming Gate Array，现场可编程门阵列)原型验证系统的性能评测，可以有效发现性能瓶颈，从而有针对性地指导硬件的结构规划和逻辑设计以及系统软件的性能优化，并且可以对最终目标系统的性能进行一定程度的预测。
[0003]通过FPGA原型验证系统对ASIC芯片进行FPGA原型验证的主要优势包括：构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，包括：1)将待验证的ASIC芯片的逻辑划分为N个逻辑单元；2)将N个逻辑单元映射到N个结构相同、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口，并将该ASIC芯片的各个逻辑单元分别写入对应的FPGA芯片，形成该ASIC芯片的FPGA原型验证系统；3)通过所述FPGA原型验证系统执行对该ASIC芯片的完备性验证。2.根据权利要求1所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤2)中将N个逻辑单元映射到N个结构相同、时钟保持同步、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口包括：将该ASIC芯片的P个端口划分为N份，使得每一个FPGA芯片包含P/N个对外端口共同构成该ASIC芯片的端口，同时每一个FPGA芯片均包含作为复位以及网络管理信号的传输总线端口使用的多个控制端口，以及用于与其余N
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1个FPGA芯片相连的芯片间互联端口。3.根据权利要求2所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤2)中将该ASIC芯片的各个逻辑单元分别进行转换后并写入对应的FPGA芯片时，还包括将该ASIC芯片的各个逻辑单元之间的通信机制修改为分时复用通信机制以实现对各个FPGA芯片之间的芯片间互联端口资源的分时复用。4.根据权利要求3所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤2)中形成该ASIC芯片的FPGA原型验证系统时，还包括采用统一的参考时钟源以及统一的时钟产生机制生成所述FPGA原型验证系统中所有的FPGA芯片所需的时钟信号，以使所有FPGA芯片的时钟保持同步。5.根据权利要求4所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤3)中通过所述FPGA...

【专利技术属性】
技术研发人员：陆平静，赖明澈，常俊胜，熊泽宇，齐星云，徐金波，黎渊，孙岩，欧洋，王子聪，张建民，董德尊，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：