存储器接口上的数据加扰技术制造技术

各种实施例包括相对于现有存储器设备更快速地从写入错误和读取错误中恢复的存储器设备。某些模式的写入数据和读取数据可能会导致存储器控制器和存储器设备之间的存储器接口上的信号质量不佳。所公开的存储器设备与存储器控制器同步，在将数据传输到存储器控制器之前对读取数据进行加扰，并对从存储器控制器接收的数据进行解扰。即使对于相同的读取数据或写入数据，加扰和解扰也会导致存储器接口上的不同模式。因此，当写入操作或读取操作失败，并且重放操作时，重放操作时在存储器接口上传输的模式是不同的。结果，存储器设备更容易从导致存储器接口上信号质量差的数据模式中恢复。复。复。

【技术实现步骤摘要】
存储器接口上的数据加扰技术
[0001]相关申请的交叉引用
[0002]本申请要求于2021年2月2日提交且序列号为63/144,971的题为“将命令传输到DRAM的技术(TECHNIQUES FOR TRANSFERRING COMMANDS TO A DRAM)”的美国临时专利申请的优先权。本申请进一步要求于2021年2月23日提交且序列号为63/152,814的题为“存储器接口上的数据加扰(DATA SCRAMBLING ON A MEMORY INTERFACE)”的美国临时专利申请的优先权。本申请进一步要求于2021年2月23日提交且序列号为63/152,817的题为“DRAM命令接口训练(DRAM COMMAND INTERFACE TRAINING)”的美国临时专利申请的优先权。本申请进一步要求于2021年4月26日提交且序列号为63/179,954的题为“DRAM写入训练(DRAM WRITE TRAINING)”的美国临时专利申请的优先权。这些相关申请的主题在此通过引用并入本文。


[0003]各种实施例通常涉及计算机存储器设备本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于处理存储器设备中的加扰数据的计算机实现的方法，所述方法包括：将与所述存储器设备相关联的第一组数据加扰操作与与存储器控制器相关联的第二组数据加扰操作同步；基于由所述第二组数据加扰操作生成的第一值接收第一加扰数据；基于由所述第一组数据加扰操作生成的第二值解扰所述第一加扰数据以生成未加扰数据；以及将所述未加扰数据存储在所述存储器设备的存储器核心中。2.如权利要求1所述的计算机实现的方法，还包括，在解扰所述第一加扰数据之前，通过对所述第一加扰数据执行解码操作来修改所述第一加扰数据。3.如权利要求2所述的计算机实现的方法，其中所述解码操作包括最大转变避免MTA操作或数据总线倒置DBI操作中的至少一种。4.如权利要求1所述的计算机实现的方法，还包括：对所述第一加扰数据执行循环冗余校验CRC操作；以及传输基于与所述CRC操作相关联的错误结果。5.如权利要求1所述的计算机实现的方法，还包括：从所述存储器核心加载所述未加扰数据；基于由第三组数据加扰操作生成的第三值加扰所述未加扰数据以生成第二加扰数据；以及传输所述第二加扰数据至所述存储器控制器。6.如权利要求5所述的计算机实现的方法，还包括，在传输所述第二加扰数据之前，通过对所述第二加扰数据执行编码操作来修改所述第二加扰数据。7.如权利要求6所述的计算机实现的方法，其中所述编码操作包括最大转变避免MTA操作或数据总线倒置DBI操作中的至少一种。8.如权利要求5所述的计算机实现的方法，还包括：对所述第二加扰数据执行循环冗余校验CRC操作以生成CRC值；以及传输所述CRC值至所述存储器控制器。9.如权利要求5所述的计算机实现的方法，其中所述第一组数据加扰操作与所述第三组数据加扰操作相同。10.如权利要求5所述的计算机实现的方法，其中所述第一组数据加扰操作不同于所述第三组数据加扰操作。11.如权利要求5所述的计算机实现的方法，其中...

【专利技术属性】
技术研发人员：高塔姆，
申请(专利权)人：辉达公司，
类型：发明
国别省市：