具有采用低速回退的快速引导代码传输的非易失性存储设备制造技术

本发明专利技术公开了一种存储系统，该存储系统包括被配置为存储引导代码的非易失性存储器和连接到该非易失性存储器的控制电路。响应于来自主机的传输该引导代码的第一请求，该存储系统开始以第一传输速度向该主机传输该引导代码。在以第一传输速度成功完成向该主机传输该引导代码之前，确定该引导代码传输已失败。因此，该主机将发出对该引导代码的第二请求。响应于对该引导代码的第二请求，并且因为该引导代码的前一次传输失败而认识到这是回退条件，该存储装置以比第一传输速度低的传输速度向该主机重新传输该引导代码。该主机重新传输该引导代码。该主机重新传输该引导代码。

【技术实现步骤摘要】
具有采用低速回退的快速引导代码传输的非易失性存储设备

技术介绍

[0001]许多电子设备利用嵌入式或连接的存储系统。通常，嵌入式或连接的存储系统包括非易失性存储器，诸如闪存存储器。包括嵌入式或连接的存储系统的电子设备被称为主机。
[0002]主机启动操作并进入针对预期操作的准备就绪状态的过程被称为“引导”或“引导过程”。主机通常具有ROM(只读存储器)，该ROM存储用于开始引导过程的最少量的代码。当主机开机或重启时，将执行存储在ROM中的代码，该代码指示主机从嵌入式或连接的存储系统的专用部分上载完整的引导代码。主机将使用该引导代码来执行引导过程。
[0003]由于电子设备的用户通常不想为了引导过程的完成而等待太长时间，因此期望以高传输速度执行来自嵌入式或连接的存储系统的完整引导代码的传输。在一些情况下，引导代码的传输速度在嵌入式或连接的存储系统中预编程。然而，当线路条件(例如，温度、干扰和/或线路延迟)变得不利于以预编程的传输速度进行通信时，会发生问题。例如，引导代码在从存储系统传输到主机期间可能遭受损坏。如果不能由主机读取引导代码，则主机和/或存储系统可被视为不可操作。
附图说明
[0004]类似编号的元件是指不同的图中的共同部件。
[0005]图1A是连接到主机的存储系统的一个实施方案的框图。
[0006]图1B示出前端处理器电路的一个实施方案的框图。
[0007]图1C示出后端处理器电路的一个实施方案的框图。
[0008]图1D示出存储器封装件的一个实施方案的框图。
>[0009]图1E是主机和存储系统之间的接口的框图。
[0010]图2A是存储器管芯的一个实施方案的功能框图。
[0011]图2B是集成存储器组件的一个实施方案的功能框图。
[0012]图2C描绘了集成存储器组件的一个实施方案。
[0013]图3是描述如何在主机和存储系统之间的接口上执行命令的时序图。
[0014]图4是描绘命令的结构的框图。
[0015]图5是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的流程图。
[0016]图6是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的流程图。
[0017]图7是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的流程图。
[0018]图8是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的时序图。
[0019]图9是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的时序
图。
[0020]图10是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的时序图。
[0021]图11是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的流程图。
[0022]图12是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的流程图。
[0023]图13是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的流程图。
[0024]图14是描述用于将引导代码从存储系统传输到主机的过程的一个实施方案的时序图。
具体实施方式
[0025]为了防止主机和/或存储系统被视为不可操作，建议快速传输引导代码，并且如果快速传输引导代码存在问题，则自动回退到低速传输引导代码。实现该建议的存储系统包括被配置为存储用于主机的引导代码的非易失性存储器，和连接到该非易失性存储器的控制电路。响应于来自主机的传输引导代码的第一请求(例如，在加电、重置或其他情况下)，该存储系统开始以第一传输速度向主机传输引导代码。如果确定引导代码传输已失败(例如，在主机处接收的引导代码包括过多错误或由于不利的线路条件诸如极端温度、干扰和/或其他线路延迟而以其他方式不可用)，则主机将发出对引导代码的第二请求。响应于对引导代码的第二请求，并且因为引导代码的前一次传输失败而认识到这是回退条件，该存储系统以较低的传输速度向主机重新传输引导代码。以较低的速度传输可允许主机成功接收引导代码。
[0026]图1A是连接到主机系统120的存储系统100的一个实施方案的框图。存储系统100可实现本文所公开的技术。许多不同类型的存储系统可与本文所公开的技术一起使用。示例性存储系统包括SD卡或固态驱动器(“SSD”)；然而，也可以使用其他类型的存储系统。存储系统100包括存储器控制器102、用于存储数据的一个或多个存储器封装件104，和本地存储器(例如，DRAM/ReRAM)106。存储器控制器102包括前端处理器电路(FEP)110和一个或多个后端处理器电路(BEP)112。在一个实施方案中，FEP电路110在ASIC上实现。在一个实施方案中，每个BEP电路112在单独ASIC上实现。在一个实施方案中，用于BEP电路112和FEP电路110中的每一者的ASIC在同一半导体上实现，使得存储器控制器102被制造为片上系统(“SoC”)。FEP 110和BEP 112均包括其本身的处理器。在一个实施方案中，FEP 110和BEP 112按主从配置运行，其中FEP 110是主设备，并且每个BEP 112是从设备。例如，FEP电路110实现闪存转换层，该闪存转换层执行存储器管理(例如，垃圾收集、损耗均衡等)、逻辑到物理地址转换、与主机的通信、DRAM(本地易失性存储器)的管理以及SSD(或其他非易失性存储系统)的整体操作的管理。BEP电路112根据FEP电路110的请求来管理存储器封装件104中的存储器操作。例如，BEP电路112可以实施读取、擦除和编程过程。另外，BEP电路112可执行缓冲器管理，设置FEP电路110所需的特定电压电平，执行纠错(ECC)，控制到存储器封装的切换模式接口等。在一个实施方案中，每个BEP电路112负责其本身的一组存储器封装。存储
器控制器102是控制电路的一个示例。
[0027]在一个实施方案中，存在多个存储器封装件104。每个存储器封装件104可包括一个或多个存储器管芯。在一个实施方案中，存储器封装件104中的每个存储器管芯利用NAND闪存存储器(包括二维NAND闪存存储器和/或三维NAND闪存存储器)。在其他实施方案中，存储器封装件104可以包括其他类型的存储器；例如，存储器封装可包括相变存储器(PCM)或磁阻随机存取存储器(MRAM)。
[0028]在一个实施方案中，存储器控制器102使用接口130与主机系统120通信。为了与存储系统100一起运行，主机系统120包括经由总线128进行通信的主机处理器122、主机存储器124和接口126。主机存储器124是主机的物理存储器，并且可以是DRAM、SRAM、非易失性存储器或另一类型的存储装置。主机120还可以包括连接到总线128的硬盘驱动器和/或与总线128通信的USB驱动器。用于对主机处理器122进行编程的软件(代码)可存储在主机存储器124、连接到总线128的硬盘驱动器或USB驱动器中。主机存储器124、连接到总线128的硬盘驱动器和U本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储装置，包括：非易失性存储器，所述非易失性存储器被配置为存储引导代码；和控制电路，所述控制电路连接到所述非易失性存储器，所述控制电路被配置为：接收将所述引导代码传输到在所述非易失性存储装置外部的实体的请求，开始以第一传输速度向所述实体传输所述引导代码，确定所述引导代码未成功传输，以及以比所述第一传输速度低的传输速度向所述实体传输所述引导代码。2.根据权利要求1所述的非易失性存储装置，其中：响应于确定所述引导代码未成功传输，所述控制电路被配置为自动选择所述较低的传输速度。3.根据权利要求1所述的非易失性存储装置，其中：所述控制电路被配置为从主机接收所述请求，所述主机是在所述非易失性存储装置外部的所述实体；并且所述控制电路被配置为通过从所述主机接收到所述引导代码未成功传输的指示来确定所述引导代码未成功传输。4.根据权利要求1所述的非易失性存储装置，其中：所述控制电路被进一步配置为从所述非易失性存储器读取所述引导代码，并且在开始传输所述引导代码之前向所述引导代码添加纠错。5.根据权利要求1所述的非易失性存储装置，其中：所述控制电路被进一步配置为从所述非易失性存储器中的第一位置读取所述引导代码，以用于所述开始以所述第一传输速度向所述实体传输所述引导代码；并且所述控制电路被进一步配置为从所述非易失性存储器中的所述第一位置读取所述引导代码，以用于所述以所述较低的传输速度向所述实体传输所述引导代码。6.根据权利要求1所述的非易失性存储装置，其中：以所述较低的传输速度向所述实体传输的所述引导代码是开始以所述第一传输速度向所述实体传输的相同的引导代码。7.根据权利要求1所述的非易失性存储装置，其中：所述控制电路被配置为以包括最低传输速度和最高传输速度的三个或更多个传输速度与所述实体进行通信；以及响应于确定所述引导代码未成功传输，所述控制电路被配置为即使存在低于所述第一传输速度并且高于所述最低传输速度的另一传输速度，也以所述最低传输速度向所述实体传输所述引导代码。8.根据权利要求1所述的非易失性存储装置，其中：所述控制电路被配置为以包括最低传输速度的三个或更多个传输速度与所述实体进行通信；并且所述控制电路被配置为通过以相对于所述第一传输速度的次低传输速度向所述实体传输所述引导代码来以所述较低的传输速度向所述实体传输所述引导代码，所述相对于所述第一传输速度的次低传输速度高于所述最低传输速度。9.根据权利要求1所述的非易失性存储装置，其中：
所述控制电路被配置为通过感测到所述实体在第一时间段期间已将命令线信号保持在预设电平达预先确定的时钟周期数来接收传输所述引导代码的所述请求；所述控制电路被配置为通过在所述以所述第一传输速度向所述实体传输所述引导代码完成之前感测到所述实体已将所述命令线信号改变为除所述预设电平之外的电平来确定所述引导代码未成功传输；所述控制电路被配置为感测所述实体在所述第一时间段之后的第二时间段期间已将所述命令线信号保持在所述预设电平达所述预先确定的时钟周期数；并且所述控制电路被配置为响应于所述引导代码未成功传输并且响应于感测到所述实体在所述第二时间段期间已将所述命令线信号保持在所述预设电平达所述预先确定的时钟周期数，自动选择所述较低的传输速度。10.根据权利要求9所述的非易失性存储装置，其中：所述控制电路被配置为响应于在所述以所述第一传输速度向所述实体传输所述引导代码完成之前感测到所述实体已将所述命令线信号改变为除所述预设电平之外的电平，设置指示所述引导代码未成功传输的标记；并且所述控制电路被配置为响应于检查所述标记的状态而自动选择所述较低的传输速度。11.根据权利要求9所述的非易失性存储装置，其中：所述控制电路被配置为响应于所述开始以所述第一传输速度向所述实体传输所述引导代码而设置标记；所述控制电路被配置为在完成所述引导代码的成功传输时重置所述标记；并且所述控制电路被配置为响应于检查所述标记的状态而自动选择所述较低的传输速度。12.根据权利要求1所述的非易失性存储装置，其中：所述控制电路被配置为通过从所述实体接收将所述非易失性存储装置置于空闲状态的第一空闲命令来接收传输所述引导代码的所述请求，所述空闲命令包括指示所述第一传输速度的第一数据模式；所述控制电路被配置为通过重新接通其电源并接收具有指示所述较低的传输速度的...

【专利技术属性】
技术研发人员：Y，
申请(专利权)人：西部数据技术公司，
类型：发明
国别省市：