半导体工艺中对准标记的形成方法技术

本发明专利技术提供一种半导体工艺中对准标记的形成方法，通过在器件区域和对准区域同时刻蚀形成沟槽之后再在沟槽中填充外延层和/或多晶硅层，在去除器件区域的硬掩模时，通过保护层光罩保留对准区域的硬掩模作为对准标记，能够避免外延之后的平坦化处理过程导致对准信号衰减或消失，由于对准标记保护层光罩对套准精度要求低，不会影响对准误差，提高了工艺可靠性。性。性。

【技术实现步骤摘要】
半导体工艺中对准标记的形成方法


[0001]本专利技术涉及一种半导体工艺中对准标记的形成方法。

技术介绍

[0002]现有半导体工艺中，一般先在基底表面形成用于光刻的对准标记（例如单独的对准标记，或者在有源区掩模中带有对准标记图形），作为起始步骤，然后再进行其他步骤。但是对于CIS（CMOSImage Sensor）或者其他需要在有源区形成之前进行外延的工艺，由于外延完成之后，浅层的对准标记会因为平坦化处理过程而受到影响，导致对准信号衰减或者消失。
[0003]为解决在有源区形成之前进行外延的半导体工艺中的对准问题，可以先在对准区域形成浅沟槽并填充介质层作为对准标记，再在器件区域形成深沟槽并外延，然后在外延层中形成有源区，虽然对准标记不会因为外延之后的平坦化处理过程而受到影响，但是该方案的缺点是增加了浅沟槽光刻刻蚀步骤，增加了嵌套对准的误差。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体工艺中对准标记的形成方法，既能避免外延之后的平坦化处理过程导致对准信号衰减或消失，又不会增加对准误差，提高工艺可靠性。
[0005]基于以上考虑，本专利技术提供一种半导体工艺中对准标记的形成方法，包括：提供半导体基底，定义器件区域和对准区域；利用硬掩模分别于器件区域和对准区域同时刻蚀形成沟槽；分别于器件区域和对准区域的沟槽中形成第一外延层和/或多晶硅层；去除器件区域的硬掩模，保留对准区域的硬掩模作为对准标记；分别于器件区域和对准区域形成第二外延层；于器件区域形成半导体器件。
[0006]优选的，器件区域的沟槽宽度与对准区域的沟槽宽度的差异小于2微米。
[0007]优选的，第二外延层形成之后，器件区域的沟槽和对准区域的沟槽均被填满。
[0008]优选的，所述硬掩模的材质包括氧化硅，氮氧化硅，氮化硅中的至少一种或组合。
[0009]优选的，所述硬掩模的形状为细长条形，宽度不超过8微米。
[0010]本专利技术的半导体工艺中对准标记的形成方法，通过在器件区域和对准区域同时刻蚀形成沟槽之后再在沟槽中填充外延层和/或多晶硅层，在去除器件区域的硬掩模时，通过保护层光罩保留对准区域的硬掩模作为对准标记，能够避免外延之后的平坦化处理过程导致对准信号衰减或消失，由于对准标记保护层光罩对套准精度要求低，不会影响对准误差，提高了工艺可靠性。
附图说明
[0011]通过参照附图阅读以下所作的对非限制性实施例的详细描述，本专利技术的其它特征、目的和优点将会变得更明显。
[0012]图1为本专利技术的半导体工艺中对准标记的形成方法的流程图；
图2
‑
图7为根据本专利技术实施例一的半导体工艺中对准标记的形成方法的过程示意图；图8
‑
图13为根据本专利技术实施例二的半导体工艺中对准标记的形成方法的过程示意图。
[0013]在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。
具体实施方式
[0014]为解决上述现有技术中的问题，本专利技术提供一种半导体工艺中对准标记的形成方法，通过在器件区域和对准区域同时刻蚀形成沟槽之后再在沟槽中填充外延层和/或多晶硅层，在去除器件区域的硬掩模时，通过保护层光罩保留对准区域的硬掩模作为对准标记，能够避免外延之后的平坦化处理过程导致对准信号衰减或消失，由于对准标记保护层光罩对套准精度要求低，不会影响对准误差，提高了工艺可靠性。
[0015]在以下优选的实施例的具体描述中，将参考构成本专利技术一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本专利技术的特定的实施例。示例的实施例并不旨在穷尽根据本专利技术的所有实施例。可以理解，在不偏离本专利技术的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本专利技术的范围由所附的权利要求所限定。
[0016]图1示出本专利技术的半导体工艺中对准标记的形成方法的流程图，包括：提供半导体基底，定义器件区域和对准区域；利用硬掩模分别于器件区域和对准区域同时刻蚀形成沟槽；分别于器件区域和对准区域的沟槽中形成第一外延层和/或多晶硅层；去除器件区域的硬掩模，保留对准区域的硬掩模作为对准标记；分别于器件区域和对准区域形成第二外延层；于器件区域形成半导体器件。
[0017]下面结合具体实施例对本专利技术进行详细阐述。
[0018]实施例一图2
‑
图7示出本专利技术半导体工艺中对准标记的形成方法的一个优选实施例。
[0019]如图2所示，提供半导体基底100，定义器件区域100A和对准区域100B（以虚线隔开），利用硬掩模101分别于器件区域100A和对准区域100B同时刻蚀形成沟槽102。优选的，所述硬掩模101的材质包括氧化硅，氮氧化硅，氮化硅中的至少一种或组合。
[0020]如图3、图4所示，分别于器件区域100A和对准区域100B的沟槽102中形成第一外延层103，并通过化学机械研磨对第一外延层103进行平坦化处理，停止在硬掩模101表面。
[0021]如图5、图6所示，通过保护层光罩104覆盖对准区域100B，使得在去除器件区域100A的硬掩模101时，保留对准区域100B的硬掩模101，随后去除保护层光罩104。
[0022]如图7所示，分别于器件区域100A和对准区域100B形成第二外延层105，并通过化学机械研磨对第二外延层105进行平坦化处理，在未示出的后续步骤中，于器件区域100A的第二外延层105中形成半导体器件。
[0023]优选的，器件区域100A的沟槽102宽度与对准区域100B的沟槽102宽度的差异小于2微米，无论第一外延层103形成之后，器件区域100A的沟槽102和对准区域100B的沟槽102是否被填满，只要第二外延层105形成之后，器件区域100A的沟槽102和对准区域100B的沟
槽102均被填满即可。
[0024]优选的，所述硬掩模101的形状为细长条形，宽度不超过8微米，以便对准信号可以被清晰地辨识出来。
[0025] 在本实施例中，通过利用对准区域100B的硬掩模101作为对准标记，能够避免外延之后的平坦化处理过程导致对准信号衰减或消失，由于对准标记保护层光罩对套准精度要求低，不会影响对准误差，提高了工艺可靠性。
[0026]实施例二图8
‑
图13示出本专利技术半导体工艺中对准标记的形成方法的另一优选实施例。
[0027]如图8所示，提供半导体基底200，定义器件区域200A和对准区域200B（以虚线隔开），利用硬掩模201分别于器件区域200A和对准区域200B同时刻蚀形成沟槽202。优选的，所述硬掩模201的材质包括氧化硅，氮氧化硅，氮化硅中的至少一种或组合。
[0028]如图9、图10所示，分别于器件区域200A和对准区域200B的沟槽202中依次形成介质层206和多晶硅层207，并通过化学机械研磨对多晶硅层207进行平坦化处理，停止在硬掩模201本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体工艺中对准标记的形成方法，其特征在于，包括：提供半导体基底，定义器件区域和对准区域；利用硬掩模分别于器件区域和对准区域同时刻蚀形成沟槽；分别于器件区域和对准区域的沟槽中形成第一外延层和/或多晶硅层；去除器件区域的硬掩模，保留对准区域的硬掩模作为对准标记；分别于器件区域和对准区域形成第二外延层；于器件区域形成半导体器件。2.如权利要求1所述的半导体工艺中对准标记的形成方法，其特征在于，器件区域的沟槽宽度...

【专利技术属性】
技术研发人员：杨瑞坤，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：