本发明专利技术提出了一种FPGA内并行总线数据采样窗口的校准方法、装置，方法包括：并行总线传输第一时钟信号和校准信号；延时采样单元负责采样各个数据通道通传输的校准信号和第一时钟信号；解析采样数据，得到各通道之间通过并行总线传输校准信号到达延时单元的时间差；综合时间校准延时单元，以使各个通道传输的数据同时到达接口采样单元，且采样时钟的采样节点始终位于并行总线数据采样窗口的稳定区域。本发明专利技术方案可实现并行总线数据采样窗口的校准，校准速度快、校准精度高，校准成本低，采样时钟的采样节点始终位于并行总线数据采样窗口的稳定区域，借助FPGA的硬件资源即可实现校准，无需额外的硬件。无需额外的硬件。无需额外的硬件。
【技术实现步骤摘要】
FPGA内并行总线数据采样窗口的校准方法、装置
[0001]本专利技术涉及并行总线通信领域，特别涉及一种FPGA内并行总线数据采样窗口的校准方法、装置。
技术介绍
[0002]随着半导体技术的不断发展，FPGA(现场可编程逻辑门阵列)芯片已逐渐在人工智能、大数据分析、云计算、网络通信、图像处理、机器人、半导体制造装备、医疗器械等诸多领域得到广泛的应用。在某些领域中，FPGA芯片甚至正在取代CPU、GPU或DSP的地位，成为主要芯片。
[0003]FPGA芯片与外部芯片或装置之间的数据传输有串行总线和并行总线两种方式。随着业务端对数据传输速率的要求越来越高，通信总线也在不断的发展进步。目前串行总线的传输速率越来越高，高达数十Gbit/s，然而高速串行总线的通道成本较高且对传输线材或电路板板材要求也很高，且串行总线的速率在数十Gbit/s基础上进一步突破难度越来越大。高速并行通信总线在总传输带宽相同的前提下相比串行总线其每个数据通道的速率可以大大降低，从而降低总线传输通道成本，因此在很多高速数模转换、高速模数转换、高清图像处理等诸多领域被广泛使用。
[0004]并行总线用n条传输线同时传输n位二进制信息，并行数据因为是一组一组一起传的，每一位都必须是一起传输到位。随着传输频率的增加，由于物理器件或工艺的限制，数据总线与时钟总线在板卡PCB或线缆传输时延的微小差别就会导致接收端无法正确采样数据总线，导致通信错误。同时电器设备工作环境、工作温度等外在条件的变化，也会给电器性能，总线延时等带来变化，造成采样偏差，导致通信错误。以上也是限制并行总线传输频率的一个难点。
[0005]芯片之间的互联通过系统同步或者源同步的并行接口传输数据。说明书附图1展示了系统同步并行总线示意图，说明书附图2展示了源同步并行总线示意图。
[0006]在并行总线通信过程中，有几个因素影响了通信数据的有效采样。1.时钟到达两个芯片的传播延时不相等(clock skew)；2.并行数据各个bit的传播延时不相等(data skew)；3.时钟的传播延时和数据的传播延时不一致(skew between data and clock)。
[0007]在传输过程中，只有在数据采样窗口执行采样动作才能正确采到数据。错误或亚稳定的采样状态如说明书附图4所示，采集时需要保证触发器的建立时间和保持时间。由于线长、温度等物理层面的干扰限制，当各个数据通道之间差异较大时，适用于某一通道的采样时刻点极有可能不适用于其他通道。图3中，第一组展示了并行总线发送时钟和总线发送数据之间的关系，以上升沿为采样时刻，每个周期的上升沿始终位于数据采样窗口。第二组展示了源同步并行总线在传输过程中数据采样窗口的形式，该方案数据采样窗口的宽度小，且时钟的上升沿无法保证位于数据采样窗口区域。第三组展示了系统同步并行总线在传输过程中数据采样窗口的形式，数据采样窗口接近于无，无法保证采样的正确性。
[0008]现有技术中，存在一种方案，通过不断校准各数据通道与时钟之间的相位关系，采
用训练的方法以不断尝试的方式找到并行总线的有效且稳定的数据采样窗口。但该方案不仅需要大量的时间，且尝试的方法获得的稳定数据采样窗口可能处于亚稳定的边缘，在通信环境稍微变化后通信即可能出现错误。
技术实现思路
[0009]有鉴于此，本专利技术提出了一种FPGA内并行总线数据采样窗口的校准方法、装置，具体方案如下：一种FPGA内并行总线数据采样窗口的校准方法，包括：通过并行总线的时钟通道传输预设第一时钟信号至FPGA，通过并行总线的n个数据通道传输校准信号至FPGA；n为大于0的自然数；其中，所述FPGA中预设有延时单元、接口采样单元和至少n+1个延时采样单元；第一时钟信号的时钟周期中设定有采样节点；选定n个延时采样单元负责采样n个数据通道通传输的校准信号，解析得到n个数据通道的通道采样数据；选定一个延时采样单元负责采样所述第一时钟信号，解析得到时钟采样数据；解析时钟采样数据和n个数据通道的通道采样数据，得到第一时钟信号和n个数据通道传输的校准信号到达所述延时单元的时间差；综合所述时间差校准所述延时单元中关于时钟通道和n个数据通道的部分，以使n个数据通道通传输的校准信号同时到达所述接口采样单元，且第一时钟信号的采样节点始终位于并行总线数据采样窗口的稳定区域；基于校准后的延时单元，接口采样单元以延时单元校准后的第一时钟信号为采样时钟，并行总线n个数据通道传输的通道数据同时到达所述接口采样单元，且接口采样单元的采样节点始终位于数据采样窗口的稳定区域。
[0010]在一个具体实施例中，所述校准信号中存在至少一个电平变化脉冲，且电平变化脉冲的持续时间至少为所述第一时钟信号的一个时钟周期。
[0011]在一个具体实施例中，所述校准信号具体为：校准开始前，发送端通过并行总线的n个数据通道持续发送数据全为0的信号；校准开始后，发送端通过并行总线的n个数据通道持续发送数据全为1的信号，并且至少持续所述第一时钟信号的一个时钟周期；持续发送全为1的信号完毕后，发送端通过并行总线的n个数据通道持续发送数据全为0的信号。
[0012]在一个具体实施例中，每个延时采样单元以预设第二时钟信号为采样时钟进行同步采样；所述延时采样单元包括触发器和由多个子链依次串联构成的延时进位链，每个子链的输出端连接一个触发器；每个子链负责执行一段延时时长；每个触发器负责采样经过与其连接的子链及该子链之前所有子链共同延时后的数据，得到采样数据；通过分析各个延时采样单元的采样数据得到通道采样数据和时钟采样数据。
[0013]在一个具体实施例中，所述通道采样数据包括周期数据和延迟数据；所述周期数据为电平变化脉冲的起始边沿实际所处的采样周期；所述延迟数据为电平变化脉冲的起始边沿相对于其实际所处采样周期的采样节点的延迟时间。
[0014]在一个具体实施例中，每个数据通道的通道采样数据获取过程包括：基于子链的顺序关系对每个触发器进行编号；在第t+1个采样周期中，当某个触发器得到的采样数据与前一个触发器得到的采样数据不一致时，即采得电平变化脉冲的起始边沿或终止边沿，将该触发器作为边沿触发器；其中，t为大于0的自然数；基于电平变化脉冲判断采得的是否为起始边沿，若是，则：确定起始边沿实际处于第t个采样周期，以得到周期数据；综合该边沿触发器之前的所有触发器及各触发器对应子链的延时时长，计算起始边沿相对于第t个采样周期采样节点的延迟时间，以得到延迟数据；所述周期数据和所述延迟数据构成该通道的通道采样数据。
[0015]在一个具体实施例中，比较各个数据通道采样数据中周期数据的大小，筛选出起始边沿实际所处的采样周期最大的一或多个数据通道采样数据；若筛选出一个数据通道采样数据，则将该通道采样数据对应的通道作为基准通道；若筛选出多个数据通道采样数据，则从其中进一步选取延迟数据最大的通道采样数据，将该通道采样数据对应的通道作为基准通道。
[0016]在一个具体实施例中，计算除基准通道以外通道通过并行总线传输校准信号本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种FPGA内并行总线数据采样窗口的校准方法，其特征在于，包括：通过并行总线的时钟通道传输预设第一时钟信号至FPGA，通过并行总线的n个数据通道传输校准信号至FPGA；n为大于0的自然数；其中，所述FPGA中预设有延时单元、接口采样单元和至少n+1个延时采样单元；第一时钟信号的时钟周期中设定有采样节点；选定n个延时采样单元负责采样n个数据通道通传输的校准信号，解析得到n个数据通道的通道采样数据；选定一个延时采样单元负责采样所述第一时钟信号，解析得到时钟采样数据；解析时钟采样数据和n个数据通道的通道采样数据，得到第一时钟信号和n个数据通道传输的校准信号到达所述延时单元的时间差；综合所述时间差校准所述延时单元中关于时钟通道和n个数据通道的部分，以使n个数据通道通传输的校准信号同时到达所述接口采样单元，且第一时钟信号的采样节点始终位于并行总线数据采样窗口的稳定区域；基于校准后的延时单元，接口采样单元以延时单元校准后的第一时钟信号为采样时钟，并行总线n个数据通道传输的通道数据同时到达所述接口采样单元，且接口采样单元的采样节点始终位于数据采样窗口的稳定区域。2.根据权利要求1所述的校准方法，其特征在于，所述校准信号中存在至少一个电平变化脉冲，且电平变化脉冲的持续时间至少为所述第一时钟信号的一个时钟周期。3.根据权利要求2所述的校准方法，其特征在于，所述校准信号具体为：校准开始前，发送端通过并行总线的n个数据通道持续发送数据全为0的信号；校准开始后，发送端通过并行总线的n个数据通道持续发送数据全为1的信号，并且至少持续所述第一时钟信号的一个时钟周期；持续发送全为1的信号完毕后，发送端通过并行总线的n个数据通道持续发送数据全为0的信号。4.根据权利要求2所述的校准方法，其特征在于，每个延时采样单元以预设第二时钟信号为采样时钟进行同步采样；所述延时采样单元包括触发器和由多个子链依次串联构成的延时进位链，每个子链的输出端连接一个触发器；每个子链负责执行一段延时时长；每个触发器负责采样经过与其连接的子链及该子链之前所有子链共同延时后的数据，得到采样数据；通过分析各个延时采样单元的采样数据得到通道采样数据和时钟采样数据。5.根据权利要求4所述的校准方法，其特征在于，所述通道采样数据包括周期数据和延迟数据；所述周期数据为电平变化脉冲的起始边沿实际所处的采样周期；所述延迟数据为电平变化脉冲的起始边沿相对于其实际所处采样周期的采样节点的延迟时间。6.根据权利要求5所述的校准方法，其特征在于，每个数据通道的通道采样数据获取过程包括：
基于子链的顺序关系对每个触发器进行编号；在第t+1个采样周期中，当某个触发器得...
【专利技术属性】
技术研发人员：邬刚，陈永，
申请(专利权)人：杭州加速科技有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。