半导体封装和其形成方法技术

技术编号:34250775 阅读:19 留言:0更新日期:2022-07-24 11:29
一种半导体封装和其形成方法,半导体封装包括第一连接晶粒和第一晶粒堆叠,第一连接晶粒包括半导体基板和互连结构,第一晶粒堆叠设置于第一连接晶粒上且包括多个堆叠式晶粒,各个堆叠式晶粒包括半导体基板和包括第一连接接线的互连结构,第一连接接线电性连接至第一连接晶粒的互连结构。形成于第一连接晶粒的平面与各个堆叠式晶粒的平面之间的角度范围为约45

Semiconductor package and its forming method

【技术实现步骤摘要】
半导体封装和其形成方法


[0001]本公开是关于半导体封装和其形成方法,且特别是关于包括水平堆叠的晶粒的垂直半导体封装。

技术介绍

[0002]归因于例如晶体管、二极管、电阻器、电容器等各种电子元件的整合密度持续改进,半导体行业连续发展。通常而言,整合密度的改进来自最小特征尺寸的连续减小,最小特征尺寸的连续减小允许更多元件整合至给定区域中。
[0003]除了较小的电子元件外,对元件的封装的改进试图提供相较于先前封装占据较小面积的较小封装。用于半导体的封装类型的示例包括方型扁平封装(quad flat pack,QFP)、插针网格阵列(pin grid array,PGA)、球形网格阵列(ball grid array,BGA)、倒装晶片(flip chip,FC)、三维集成电路(three

dimensional integrated circuit,3DIC)、晶圆层级封装(wafer level package,WLP)、层叠封装(package on package,PoP)、晶片上系统(System on Chip,SoC)或集成电路上系统(System on Integrated Circuit,SoIC)装置。通过将晶片置放于半导体晶圆层级上的晶片上方来制备这些三维装置中的一些装置(例如,3DIC、SoC、SoIC)。这些三维装置因为减少堆叠式晶片之间的互连长度而提供改良的整合密度和其他优势,诸如更快速度和较高带宽。然而,依然存在与三维装置相关的许多挑战。

技术实现思路

[0004]根据本公开的一些实施例,一种半导体封装包括第一连接晶粒和第一晶粒堆叠。第一连接晶粒包括半导体基板和互连结构。第一晶粒堆叠设置于第一连接晶粒上且包括多个堆叠式晶粒,各个堆叠式晶粒包括半导体基板和包括第一连接接线的互连结构,第一连接接线电性连接至第一连接晶粒的互连结构。形成于第一连接晶粒的平面与各个堆叠式晶粒的平面之间的角度范围为约45
°
至约90
°

[0005]根据本公开的一些实施例,一种半导体封装包括第一连接晶粒、第一晶粒堆叠和第二晶粒堆叠。第一连接晶粒包括半导体基板和互连结构。第一晶粒堆叠设置于第一连接晶粒上且包括多个第一堆叠式晶粒,各个第一堆叠式晶粒包括半导体基板和包括第一连接接线的互连结构,第一连接接线电性连接至第一连接晶粒的互连结构。第二晶粒堆叠设置于第一连接晶粒上且包括多个第二堆叠式晶粒,各个第二堆叠式晶粒包括半导体基板和包括第一连接接线的互连结构,第一连接接线电性连接至第一连接晶粒的互连结构。第一连接晶粒的平面垂直于各个第一堆叠式晶粒的平面。
[0006]根据本公开的一些实施例,一种形成半导体封装的方法包括以下步骤。接合多个堆叠式晶粒以形成第一晶粒堆叠,各个堆叠式晶粒包括半导体基板和包括第一连接接线的互连结构。平坦化第一晶粒堆叠的第一侧以暴露第一连接接线。将第一晶粒堆叠的第一侧接合至包括半导体基板和互连结构的第一连接晶粒,使得第一连接接线电性连接至第一连
接晶粒的互连结构,其中形成于第一连接晶粒的平面与各个堆叠式晶粒的平面之间的角度范围为约45
°
至约90
°

附图说明
[0007]当结合附图阅读时,从以下详细描述中可以最好地理解本公开的各方面。应注意,根据工业中的标准方法,各种特征未按比例绘制。实际上,为了清楚地讨论,可任意增加或减少各种特征的尺寸。
[0008]图1为根据本公开的多种实施例的半导体晶粒100的横截面图;
[0009]图2A为根据本公开的多种实施例的半导体封装10的简化俯视图;
[0010]图2B为图2A的半导体封装10的第一侧的简化视图;
[0011]图2C为图2A的半导体封装10的第二侧的简化视图;
[0012]图3为根据本公开的多种实施例的形成半导体封装的方法的步骤流程图;
[0013]图4A至图4G为绘示图3的方法步骤的垂直横截面图;
[0014]图5为根据本公开的多种实施例的半导体封装的横截面图;
[0015]图6为根据本公开的多种实施例的半导体封装的横截面图。
[0016]【符号说明】
[0017]10:半导体封装
[0018]12:半导体封装
[0019]14:半导体封装
[0020]20A:第一晶粒堆叠
[0021]20B:第二晶粒堆叠
[0022]22A:第一晶粒堆叠
[0023]22B:第二晶粒堆叠
[0024]24:第二晶粒堆叠
[0025]40:介电封装层
[0026]50A:前侧接合层
[0027]50B:背侧接合层
[0028]52A:前侧接合衬垫
[0029]52B:背侧接合衬垫
[0030]54:保护层
[0031]56:介电填充层
[0032]60:第一载体
[0033]64:第二载体
[0034]66:载体接合层
[0035]70:连接接合层
[0036]72:连接接合衬垫
[0037]84:介电层
[0038]86:电性接触件
[0039]100:晶粒
[0040]100A,100B,100C,100D:堆叠式晶粒
[0041]101A,101B,101C,101D:堆叠式晶粒
[0042]102:半导体基板
[0043]103A,103B,103C,103D:堆叠式晶粒
[0044]104:介电结构
[0045]104A:基板氧化物层
[0046]104B,104C,104D,104E,104F:层间介电质层
[0047]104G:钝化层
[0048]108:基板电极
[0049]110:互连结构
[0050]112:金属特征
[0051]112A:第一连接接线
[0052]112B:第二连接接线
[0053]114:堆叠内连接电路
[0054]116:堆叠间连接电路
[0055]130:密封环
[0056]162:硅穿孔结构
[0057]200:第一连接晶粒
[0058]202:半导体基板
[0059]204:介电结构
[0060]210:互连结构
[0061]230:密封环
[0062]262:硅穿孔结构
[0063]300:第二连接晶粒
[0064]302:半导体基板
[0065]304:介电结构
[0066]310:互连结构
[0067]330:密封环
[0068]702:步骤
[0069]704:步骤
[0070]706:步骤
[0071]708:步骤
[0072]710:步骤
[0073]712:步骤本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种半导体封装,其特征在于,包括:一第一连接晶粒,包括一半导体基板和一互连结构;及一第一晶粒堆叠,设置于该第一连接晶粒上且包括多个堆叠式晶粒,各该堆叠式晶粒包括一半导体基板和包括一第一连接接线的一互连结构,该第一连接接线电性连接至该第一连接晶粒的该互连结构,其中形成于该第一连接晶粒的一平面与各该堆叠式晶粒的一平面之间的一角度范围为约45
°
至约90
°
。2.如权利要求1所述的半导体封装,其特征在于,该第一连接晶粒的该互连结构将该些堆叠式晶粒中的至少两者的该些第一连接接线直接电性连接至彼此。3.如权利要求1所述的半导体封装,其特征在于:该第一晶粒堆叠包括接合至该第一连接晶粒的一第一侧和相对的一第二侧;及该些第一连接接线暴露在该第一晶粒堆叠的该第一侧上。4.如权利要求3所述的半导体封装,其特征在于,进一步包括一第二连接晶粒,该第二连接晶粒接合至该第一晶粒堆叠的该第二侧,该第二连接晶粒包括一半导体基板和一互连结构,其中该些堆叠式晶粒的该些互连结构各自包括一第二连接接线,该第二连接接线暴露于该第一晶粒堆叠的该第二侧上且电性连接至该第二连接晶粒的该互连结构。5.一种半导体封装,其特征在于,包括:一第一连接晶粒,包括一半导体基板和一互连结构;一第一晶粒堆叠,设置于该第一连接晶粒上且包括多个第一堆叠式晶粒,各该第一堆叠式晶粒包括一半导体基板和包括一第一连接接线的一互连结构,该第一连接接线电性连接至该第一连接晶粒的该互连结构;及一第二晶粒堆叠,设置于该第一连接晶粒上...

【专利技术属性】
技术研发人员:张任远赖佳平
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:

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