基于ＦＰＧＡ的ＲＳ编码装置及编码方法，属数字编码技术领域。包括一台ｐｃ机，一台开发板，其特征在于ｐｃ机的并口通过一条ＪＡＴＧ连接线与开发板相连接，开发板上装置有ＦＰＧＡ芯片。ＦＰＧＡ芯片包括伽罗华域加法器单元、伽罗华域乘法器单元、寄存器和选择器。本发明专利技术ＲＳ编码装置及编码方法可简化硬件电路，从而降低系统的开销，节约成本，以实现高速、低复杂度的ＲＳ编码装置及编码方法。
【技术实现步骤摘要】
本专利技术涉及一种基于FPGA的RS编码装置及编码方法，属数字编码
二、 背縈技术Reed-solomn (里德-索罗蒙)码是一类很强的纠错能码，属于BCH码的一种，也是一种典型 的代数几何码。它由里德(Reed)和索罗蒙(Solomn)于1960年应用MS多项式构造出来，是 一类很好的线性纠错码。RS编码具有很强的应用空间，广泛应用于通信系统、数字电视和计算 机存储系统中。传统的RS编码算法复杂，占用的硬件资源多，成本高。在RS编码中，用到的核心器件是 常系数伽勒华域乘法器，常见的实现方法有Berlekamp和Massey-Omura比特串行乘法器、 Mastrovko比特并行乘法器，特别是Berlekamp比特串行乘法器应用于RS码时硬件结构更简单， 但当数据吞吐率较高时，由于Berlekamp比特串行乘法器涉及到两个基，比特串行的运算较难以 达到设计的要求。三
技术实现思路
为克服现有技术的缺陷和不足，本专利技术提供一种基于FPGA的RS编码装置及编码方法。 一种基于FPGA的RS编码装置，包括一台pc机， 一台开发板，其特征在于pc机的并口通过 一条JATG连接线与开发板相连接，开发板上装置有FPGA芯片。所述的FPGA芯片配置后包括伽罗华域加法器单元、伽罗华域乘法器单元、寄存器和选择器。FPGA即现场可编程门阵列。一种利用上述FPGA的RS编码装置进行编码的方法,步骤如下(1) 当检测到包同步信号后所有寄存器"Q^…"i5清零；(2) 对于每一帧的前188个字节，K2打在b上，与此同时K1闭合，在数据时钟的上升沿顺 序移出188个输入数据，同时输入的每一个数据与"15寄存器异或后作为16个乘法器的乘数，为提高数据的吞吐率，我们采用流水线技术在数据的上升沿进行乘法运算，下降沿进行异或运算；(3) 188个字节通过后，K2打在a上，同时K1断开，并反馈回路置零，在接下来的16个时钟内通过"i5顺序移出16个校验字节，从而完成对一个包的编码，当检测到下一个包的包同步 信号时，再进行同样的操作。本专利技术编码方法的原理为-.1. RS编码的构成RS码是码元符号域与码多项式的根域相一致的BCH码,对(n, k, t)RS码中的n的含义不是二进 制比特而为符号数。2. 码生成多项式按照国家标准的规定，在能量扩散随机化处理之后，采用T-8、截短的RS编码，并将其加到 每一个已经随机化的MPEG-2传送包上。即对每个传送包而言，可纠正8个错误字节。此过程在MPEG-2传送包中增加了16个校验字节，码字为(204, 188) 。 RS编码同样也作用于包同步字节， 不论是未倒相的(即47hex)还是已经倒相的(B8hex)。 码生成多项式为= (x+义0 )(x+;i1 )(x+义2). (x+义15) 这里x =02H 。域生成多项式为PO)-^+^4+ +^2+l，此处截短的RS码的实现方法是在(255， 239)编码装置输入端输入信息字节之前，添加51个字节，并设置为全零。编码后，再将这些空 字节丢弃。3.基于弱对偶基的有限域比特并行乘法器 由标准的规定，有线数字电视广播信道编码的码生成多项式为g(x) = o+;i0Xx+/i1)(x+/i2)"'(x+;i15)g(x) = x16+"21x15+/i10V4+/i11(V3 + 十;Tx11 +"6V0+"3x9+义'V +;i1(V + W +A158;c5 +;i181x4 +"95x3 + A208 +;i241x + /l136将入^2H带入，应用伽罗华域乘法规则，计算可得g(;c) = ;c16 + 59jc15 +13jc14十104jc13 +189 2 +68x" +209jc1q +30jc9 +8jc8 +163x7 +65x6 +4bc5 +229/ +98x3 +50x2 +36jc + 59 将上式的系数按照前述理论转化为弱对偶基系数，该弱对偶基系数可以用15位位宽4位的16进制 数描述，用VHDL语言描述如下al. CONST =15'h0ce7,a2. CONST =15' h7f21'a3. CONST =15' h7062,a4. CONST =15, h2b32,a5. CONST =15' h5fbc,a6. CONST =15， h72a5,a7. CONST =15' h0315,a8.CONST =15' hObaf,a9.CONST =15' h3880,alO.CONST =15' h37c3,all.CONST =15'h3cdd,al2.CONST =15' h3611,a13. CONST = 15'h3c6c,al4. CONST = 15'h71b0，al5. CONST = 15'h0d84,al6. CONST = 15'hOce7，可以看到al6.C0NST和al.C0NST是一致的，只需要复用一个乘法器就可以，因此该设计需要 用到15个伽罗华域乘法器。 仿真及测试验证 仿真结果在Xilinx公司ISE9.2的软件平台上，采用硬件描述语言VHDL完成设计，用ModelSim SE6. 2i 进行仿真。输入模拟DVB-C标准的输入要求，每帧204个字节，前188个字节为从1到188,后16 个字节任意。输出的16个校验字节与软件仿真结果对比，结果完全正确。 硬件测试验证本专利技术采用Xilinx公司XC3S500E芯片，通过一种新的常系数伽勒华域乘法器算法，完成RS (204， 188)编码的设计，降低了系统的开销。编码装置工作时钟达到200Mhz。片上验证采用 ChipSc叩ePro9.2逻辑分析仪。其基本原理是利用FPGA中未使用的BlockRam，根据用户设定的 触发条件将信号实时地保存到这些BlockRam中，然后通过JATG传到计算机，最后在计算机屏幕 上显示出实时波形。触发方式选择clk—gex(系统主频200Mhz)时钟的上升沿触发，采样2048个点， 与仿真结果完全一致，从而进一步验^E了系统设计的正确性。 本专利技术的优点及有益效果如下本专利技术采用比特并行乘法器的方法进行设计。该方案通过计算用于RS编码设计的最优对偶基，并且采用该最优对偶基构成比特并行有限域元素乘法器，由这样的乘法器构成的RS编码装置复杂度低，且能够达到较高的系统数据吞吐率。本专利技术RS编码装置及编码方法可简化硬件电路，从而降低系统的开销，节约成本，以实现 高速、低复杂度的RS编码装置及编码方法。四附图说明 图l是本专利技术编码装置的示意图。其中1、 pc机，2、 JATG连接线，3、开发板，4、 Fpga芯片。图2是本专利技术编码装置的芯片示意图，其中g0-gl5为伽罗华域加法器单元，D1-D16为寄存器， Kl、 K2为选择器。五具体实施例方式以下实施例是对本专利技术的进一步说明，但不限于此。 实施例1:一种基于FPGA的RS编码装置，包括一台pc机l， 一台开发板3，其特征在于pc机l的并口通 过一条JATG连接线2与开发板3相连接，开发板3上装置有FPGA芯片4。所述的配置后FPGA芯片4包括伽罗华域加法器单元、伽罗华域乘法器单元、寄存器和选择器。实施例2:一种利用上述FPGA的RS编码装置进行编码的方法本文档来自技高网...
【技术保护点】
一种基于ＦＰＧＡ的ＲＳ编码装置，包括一台ｐｃ机１，一台开发板３，其特征在于ｐｃ机１的并口通过一条ＪＡＴＧ连接线２与开发板３相连接，开发板３上装置有ＦＰＧＡ芯片４。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘志军，孔德超，于帅，韩庆喜，
申请(专利权)人：山东大学，
类型：发明
国别省市：88[中国|济南]
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