本发明专利技术提供一种数据权重平均电路，包含一查表单元以及一存储单元。本发明专利技术利用查表方式，来大幅提高运算速度，同时运算延迟不受数据权重平均电路的阶数以及输入数据的不同位宽度的影响。
【技术实现步骤摘要】
本专利技术有关于一种查表式数据权重平均电路(look-up table type data weighted average circuit, DWA), 为应用在sigma-delta调制器(sigma-delta modulator)与数字模拟转换器(digital analog converter )等的数据转换系统(data conversion system)。
技术介绍
一般来说，欲增进sigma-delta调制器的分辨率(resolution),也就是若要 降低信号频宽内的量化噪声(quantizednoise)，有三种常用的方法第一，提 高过采样率(over-samplingratio, OSR);第二，增加sigma-delta调制器的阶数； 第三，增加量化器的分辨率，也就是增加位(bit)数。有别于第一、第二种方 法，第三种方法是直接降低整体量化噪声以达到更高分辨率，使用多位 (multi-bit)架构对量化器来说只需具有该位数的线性度即可，但是对数字模拟 转换器而言，其线性度(linearity)必须达到sigma-delta调制器整体线性度的 水平以上。例如一个具有14位信噪比(signal to noise ratio, SNR)、三阶2 位sigma-delta调制器，其中的数字模拟转换器虽然只是2位架构，但其线性 度却须达到14位的水平，甚至更高。以3位(8个电平)的数字模拟转换器为例，其包含有7个数字模拟转 换单元(DAC cell),每一数字模拟转换单元皆包含一个电容Cs。要达到高线 性度则各数字模拟转换单元的电容Cs间的不匹S己(mismatch)必须极低，但这 通常需要极大的电容值，在实际上不可行。因此，有文献提出利用动态选择 数字模拟转换单元的电容的方法，将不匹配所造成的干扰调变到信号频宽之 夕卜，统称为动态组件匹配(dynamic element matching),其详细操作原理，请参 考Nys等人提出的一种sigma-delta模拟数字转换器电路架构("A 19-Bit Low-Power Multibit Sigma-Delta ADC Based on Data Weighted Averaging," IEEE Journal of Solid-State Circuits, vol. 32, No. 7， July 1997 )以及，Baird等人 提出的一种增强线性度的方法("Linearity Enhancement of Multibit and4D/A Converters Using Data Weighted Averaging," IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, vol. 42, No. 12， December 1995 )。
技术实现思路
有鉴于上述问题，本专利技术之目的之一是提供一种数据权重平均电路，利 用查表方式，来大幅提高运算速度，并且运算延迟不受数据权重平均电路的 阶数以及输入数据的不同位宽度(bit width)的影响。为达成上述目的，本专利技术数据权重平均电路包含 一查表单元，内建一 真值表，用以接收一输入码与一第二输出码，并根据该真值表来产生一第一输出码；以及， 一存储单元，接收该第一输出码，并依据一控制信号，来更 新该第二输出码。本专利技术之另一个目的是提供一种动态组件匹配方法，为根据一输入码来 选择多个数字模拟转换单元，该方法包含以下步骤依据该输入码与一第二 输出码，查询一预设的真值表以产生一第一输出码；以及，接收该第一输出 码，并依据一控制信号，来更新该第二输出码，其中，第二输出码系用来选 择该多个数字模拟转换单元。本专利技术的特色是经由查表方式来决定数据权重平均电路的输出，故适用 于任何阶数与位宽度的数据权重平均电路。当数据权重平均电路的阶数或输 入数据的位宽度有所不同时，其它的硬件配置或复杂度都一样，只需调整查 表单元或查表逻辑电路中的真值表即可，因此可以大幅提升运算速度并减少 运算延迟。附图说明图l是本专利技术的第一实施例的结构示意图。 图2是本专利技术的第二实施例的结构示意图。 图3是图2中查表逻辑电路所内建的真值表的一个例子。附图符号说明100、 200数据权重平均电路110查表单元 120、 232D型触发器5210查表逻辑电路 230指针保留与产生器 231多路复用器 233指针译码器具体实施例方式本专利技术将一特定阶数与一特定位宽度的数据权重平均电路之所有可能 的输出预先存储在于一内建的真值表中，查表单元110或查表逻辑电路210 只需根据两组输入数据来查询真值表，并选择对应输出即可。本专利技术不需要 在温度计码与二位进制码之间做转换，也不需要加法器的运算，因此不但速 度上可大幅提升，同时运算延迟不会因数据权重平均电路的阶数以及输入数 据的不同位宽度而受影响。以下为方便说明，从图1至图3,本专利技术查表式数据权重平均电路的后 端电路，为搭配一个3位(N:3)且具有7个数字模拟转换单元的数字模拟转换 器，请注意，本专利技术不以此为限。图l是本专利技术的第一实施例的结构示意图。本专利技术查表式数据权重平均 电路100包含 一查表单元IIO与一D型触发器(Dflip-fl叩)组120。在本 实施例中，D型触发器组120中的D型触发器的个数等于查表单元110输出 M〈6:0的位宽度，以本专利技术的后端电路为搭配一个3位且具有7个数字模拟 转换单元的数字模拟转换器为例，D型触发器组120中的D型触发器个数即 等于7。根据本实施例， 一真值表(look-uptable)的查表单元110内建在查表 式数据权重平均电路100,每次输入皆根据量化器(图未示)的输出Din<6:0> (为一温度计码(thermometercode))与前一时钟(clock)的D型触发器组 120的输出Dout〈6:0〉来查询该内建真值表，并决定相对应的一笔的输出 M<6:0>。之后，D型触发器组120中的每一D型触发器再同时根据一控制 信号(例如在一时钟信号的上升沿)，将D端的输入NK6:0〉的内容写到Q 端的输出Dout<6:0>。图2是本专利技术的第二实施例的结构示意图。图3是图2中查表逻辑电路 所内建的真值表的一个例子。参考图2，本实施例的查表式数据权重平均电 路200包含 一查表逻辑电路210、 一D型触发器组120与一指针(pointer) 保留与产生器230。本实施例与查表式数据权重平均电路100的差异在于， 多加入一个指针保留与产生器230。在本实施例中，指针保留与产生器230包含一多路复用器231、 一 D型触发器组232与一指针译码器233。类似地，查表逻辑电路210具有一内建的真值表(请参考图3),每次皆根 据量化器的输出Din<6:0> (为一温度计码)与指针产生器230产生的指针来 查询该内建真值表，并决定相对应的一笔的输出M，<6:0>;至于D型触发器 组120的结构与工作和图l相同，不再重复。参考图3真值表中的指针，指 针值为"1"的位的位置表示下一次要开始选本文档来自技高网...
【技术保护点】
一种数据权重平均电路，包含： 一查表单元，内建一真值表，用以接收一输入码与一第二输出码，并根据该真值表来产生一第一输出码；以及 一存储单元，接收该第一输出码，并依据一控制信号，来更新该第二输出码。
【技术特征摘要】
【专利技术属性】
技术研发人员：杜益昌，刘长舜，王文祺，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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