维特比解码器制造技术

技术编号:3424007 阅读:142 留言:0更新日期:2012-04-11 18:40
公开了一种维特比解码器,包括插入各个计算单元之间的触发器或锁存器,用以进行路径量度值的读取处理、减法处理、加法处理、比较/选择处理、更新的路径量度值存储处理和最小路径量度值更新处理,时钟信号或两相信号的上升沿和下降沿交替用于进行计算单元的并行流水线处理。(*该技术在2018年保护过期,可自由使用*)

【技术实现步骤摘要】

【技术保护点】
一种用于在ACS电路中以时分方式进行串行计算的维特比解码器,其特征在于包括:能够在所述ACS电路中对路径量度值的读取处理、减法处理、加法处理、比较/选择处理、更新的路径量度值存储处理和最小路径量度值更新处理进行并行流水线处理的装置。

【技术特征摘要】
...

【专利技术属性】
技术研发人员:三枝保裕
申请(专利权)人:日本电气株式会社
类型:发明
国别省市:JP[日本]

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