增强解码装置及交错-去交错装置制造方法及图纸

在一种装置中，例如其中必须要进行交错操作和去交错操作的一个增强解码装置，设置了存储单元（５）和能够根据数据是待进行交错处理或去交错处理而改变存储单元（５）中数据的写入顺序和读取顺序的存储控制单元（１２）。由于这种布置，一个存储单元（５）就可以执行交错和去交错器的功能，从而降低设备的尺寸和成本。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种适应于例如诸如移动通讯系统的通讯系统的增强解码装置及交错与去交错装置。在传统的包括移动通讯等的无线通讯领域，为了使越来越频繁发生在信息系列的特殊部位的突发性出错信息更容易地被纠正，引入了一种交错和相应的去交错装置。即传送方的传送信号经交错器(interleaver)进行交错处理后被发送，并由接收方接收，然后用去交错器(deinterleaver)对该信号进行去交错处理。以下将描述一种常规的交错和去交错装置。图6(A)所示的是一种常规的交错器的布局框图。如图6(A)所示，一种交错器100包括交错RAM101、写入计数器102、读取计数器103以及读取地址(reading address)转换电路104。图6(A)所示的交错器100是根据以下假设而布置的，即假设交错器对一组由24×16=384个数据组成的输入数据(即D000,D001,D002,…,D383)(即交错器的容量=24×16)进行交错处理。在这种情况下，交错随机存取存储器101(以下简称“RAM101”)是存储进行交错操作的输入数据序列(D000,D001,D002,…,D383)的一个装置。写入计数器102是按从0到383的顺序依次计数并输出所计数的值作为RAM 101的写入地址(A000,A001,A002,…A383)的一个装置。因此，依照写入地址(A000到A383)，输入数据序列被以从A000到A383的地址顺序依次地写入RAM101中。读取计数器103是计算用于产生RAM101的写入地址的从0到383的一组数的一个装置。读取地址转换电路104是执行算法运算的装置，将由读取计数器103提供的数值x(=0到383)用x*16(mod383)来表示，以此将读取计数器103产生的计数x的序列转换成具有固定间隔16的形式。因此，提供给RAM101的读取地址序列变成一组具有固定间隔16的地址序列，如A000,A016,A032,…,A368,A001,A017,A033,…,An*16(mod383),…,A351,A367,A383。如果交错器按上面所述布置，则如图6(B)所示，当数据被写入存储器时，写计数器102的计数值可直接作为写入地址，并且输入的数据序列(D000,D001,D002,…,D383)被依次写入RAM101中的相应地址区域。另一方面，当数据是从存储器读取时，数据是从由读取地址转换电路104以16的规则间隔产生的读取地址所指定的地址区读取的。以这种方式，输入数据序列(D000,D001,D002,…,D383)被进行交错处理，输出的结果为例如D000,D016,D032,…,D368,D001,D017,D033,…,Dn*16(mod383),…,D351,D367,D383。换句话说，在本交错器100所执行的交错操作可以如图7所示例子所示。即当24×16=384的数据段被写入RAM101时，所写入的数据被沿箭头A所示方向依次排列，而同一个数据段被从存储器中读出时，数据序列被按沿箭头B所示方向依次排列，由此，交错操作得到完成(这种交错操作方式被称为块交错(block interleave))。同时，图8(A)所示的是一种常规的去交错器的布局框图。如图8(A)所示，一种去交错器200包括去交错随机存取存储器201(RAM201)、写入计数器202、读取计数器203以及读取地址转换电路204。图8(A)所示的去交错器200是根据以下假设而布置的，即假设去交错器对由16×24=384段数据组成的输入数据序列(即D000,D001,D002,…,D383)进行处理。在这种情况下，去交错随机存取存储器201(以下简称“RAM201”)是存储进行交错操作的输入数据序列(D000,D001,D002,…,D383)的一个单元。写入计数器202是按从0到383的顺序计数并输出所计数值作为RAM 201的写入地址(A000,A001,A002,…A383)的一个单元。因此，依照写入地址(A000到A383)，输入数据序列以从A000到A383的地址顺序地被写入RAM201。读取计数器203是计数用于产生RAM201的写入地址的从0到383的一组数的一个单元。读取地址转换电路204是执行算法操作的单元，该操作通过把由读取计数器203提供的计数x(=0到383)x*24(mod383)来实现，以此将读取计数器203产生的计数x转换成具有固定间隔24的形式。因此，提供给RAM201的读取地址变成具有固定间隔24的地址序列，如A000,A024,A048,…,A360,A001,A025,A049,…,An*24(mod383),…,A335,A359,A383。如果交错器200按上面所述地布置，则如图8(B)所示，当数据被写入存储器时，写入计数器202的计数值可直接作为写入地址，且输入的数据序列(D000,D001,D002,…,D383)被依次写入RAM 201中的相应地址区域。另一方面，当从存储器中读出数据时，数据从读取地址转换电路204以固定间隔24产生的读取地址所指定的地址区被读出。以这种方式，输入数据序列(D000,D001,D002,…,D383)被进行交错处理，并被输出为D000,D024,D048,…,D360,D001,D025,…,Dn*24(mod383),…,D335,D359,D383。换句话说，本去交错器200的操作相当于一个容量为16×24的交错操作。即对于图9所示的例子，当16×24=384的数据序列被写进RAM201时，所写的数据按沿箭头A所示方向依次排列，而当相同数据序列被从存储器中读出的时候，数据序列被按沿箭头B所示方向而依次排列。相应地，如果输入数据序列在上述交错器100中以24×16的形式得到交错处理，且将所产生的输出数据序列(D000,D016,D032,…,D368,D001,D017,D033,…,Dn*16(mod383),…,D351,D367,D383)提供给本去交错器200，随后按图8(C)所示执行数据序列的写入和读取。即当执行写入的时候，输出数据序列被按照前述顺序依次写入RAM202中，且当执行读取时，数据序列按照固定间隔24的地址被读出。其结果是，输出数据序列被恢复成交错操作之前的状态(即执行了解交错操作)。同时，近来，一种新的“增强编码和增强解码”的纠错系统开始得到使用。根据一种应用了增强编码和增强解码系统的通讯系统，在传送方(在增强编码器中)，传送的信息由使用多个纠错码的交错器进行编码(常采用递归系统卷积码)。然后，在接收方(在增强解码器中)，使用交错器、去交错器和多个纠错码(软输出)解码器，反复地对所接收的信息进行交错操作、软输出解码以及去交错操作。由此，在信息传送路途中附到传送信息上的错误信息被尽可能多地减少，以恢复传送信息的原貌。附图说明图10所示是一个前面所述的应用了“增强编码和增强解码”的通讯系统的主要部分布置的例子的框图。如图10所示，这个通讯系统中包括一个在传送方的增强编码器300、一个在接收方的增强解码器(增强解码装置)400，而所希望的通讯线路(无线电通讯网络等)500处于两者之间。增强编码器300由一对递归系统卷积编码器(以本文档来自技高网...

【技术保护点】
用于对一种增强码进行解码的增强解码装置（１），该增强码至少包含待解码信息（Ｕ）、用于在发送方（３００）进行交错操作前的待解码信息（Ｕ）的纠错码（Ｙ↓［１］）、以及用于在发送方（３００）进行交错操作后的待解码信息（Ｕ）的纠错码（Ｙ↓［２］），其中用纠错码重复进行交错操作和去交错操作，其特征在于包括： 一个纠错解码单元（４），它能够根据纠错码（Ｙ↓［１］、Ｙ↓［２］）中的任一个以及已经在前一阶段进行解码操作和纠错的结果对待解码信息（Ｕ）进行纠错和解码； 一个存储单元（５），用来对纠错解码单元提供的纠错和解码操作的结果进行交错操作与去交错操作，并作为已经在前一阶段解码操作和纠错的结果输出从纠错和解码操作导出的数据到纠错解码单元（４）；以及 一个存储控制单元（１２），用于控制将纠错与解码的结果写入／读出存储单元（５）的顺序，以便可以根据纠错解码单元（４）中所用的纠错码（Ｙ↓［１］、Ｙ↓［２］）对纠错和解码操作的结果进行交错操作与去交错操作。

【技术特征摘要】

【专利技术属性】
技术研发人员：大渕一央，矢野哲也，川端和生，中村隆治，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]