并行转换装置和将模拟信号转换成一系列数字量的方法制造方法及图纸

在一种并行ＡＤＣ装置中，多个ＡＤＣ（１３↓［１］，１３↓［２］，１３↓［３］，１３↓［４］）并行地工作，每个ＡＤＣ中的转换处理与其它ＡＤＣ中的处理相叠加。如此地选择ＡＤＣ的数量及采样周期，以便在每个瞬间至少有一个ＡＤＣ（１３↓［５］）处于空闲而不执行任何转换，其中在所述的采样周期内执行采样和在这些ＡＤＣ内周期性地开始新的转换处理。在由这些ＡＤＣ之一执行转换之后，对下一采样值的转换是由该ＡＤＣ进行还是由处于空闲的备用ＡＤＣ执行作出选择。该选择可以用随机或伪随机的方式作出。通过选择下一单元装置来转换采样值，包含有不理想音、且存在于所述不含备用ＡＤＣ的并行ＡＤＣ装置的复合输出信号中的失真模式将会被转变成噪声，这是因为，因所述ＡＤＣ转换特性的差异而产生的该输出信号中的误差将通过所述的选择处理而分布于频域中。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种并行模/数转换器和一种通过并行和独立的处理过程将模拟量转换成数字量的方法。背景在无线电通信设备中，通常要将输入信号转换成数字形式。而且通常还要将该设备输出的数字信号转换成模拟形式。附图说明图1中示出了一种用于这种通信的典型的简单电路示意图。模/数转换器(ADC)1与线路5相连，并通过该线路将数字数据传递给信号处理器9，该处理器与用户电路(未示出)相连以将信息传送到那里。在实际的实施方案中，所述ADC的传递函数总含有误差。这些误差会在信/噪比(SNR)及无寄生动态范围(SFDR)方面导致性能下降。在典型应用中，所述线路5与一些带有天线10的射频接收装置8相连。单独的模/数转换器对于某些应用来说太慢。所以在一个处理循环中配置多个单独或独立的ADC-又称为ADC单元或ADC通道—来转换那些连续的采样值，每个单元中的这种转换与其他单元中的转换并行地或时间多路复用地执行，这种转换处理被连续地启动以用于模拟量的连续采样。这种复合装置被称为并行ADC装置(PSA-ADC)，参见譬如Christer M.Svensson等人的美国专利5,585,796。图2中示意地列出了具有m个并行通道的这种并行ADC装置。根据来自时间控制单元15的时钟信号的控制，通过连续地闭合采样及保持电路111，112，…，11m-每个ADC131，132，…，13m中的一个—来对所述输入的模拟信号进行采样，以生成Vs的瞬时值，并将其保持或存储在相应的采样及保持电路中。接到采样及保持电路的所述ADC将其存储的值与参考值进行比较。这些ADC在输出线路上向多路复用器17发送输出字，由此得到的数字式字流作为整个该装置的输出。因此该复合装置的全部信号信息的带宽将是单独ADC通道带宽的倍数。图3所示为图2所示复合ADC装置的转换处理的时间图。可以看出，对于每个ADC来说均有一个长度为tc的用于执行采样值转换的时间段，接着是一个短的、标有19的过渡时间段，其长度可以等于0。每个通道均按频率fc重复所述的转换过程，因此所述转换时间tc小于1/fc，即1/fc＞tc。那么整个该装置的所述转换频率fc.，tot＝m·fc。在某一个ADC装置中配置足够数量的并行单元来使所述总转换频率达到所需的高度。图3中的斜线表示所述ADC单元的时间偏离，这样，两个相邻单元的起始时间确定了斜率等于1/(m·fc)。如果一个ADC装置必须有一个总的转换频率fc，tot，而且单个单元的转换时间为tc，那么所需并行单元的数量m由下式给出m＝fc，tot/fc＝fc，tot·(1/fc)＞fc，tot·tc，而且，通常选择满足该条件的最小整数。这种并行ADC装置中的这些单元总是按预定的顺序规则工作。而且，在并行ADC装置中，所述每个单独转换器将会存在一些诸如抖动和增益误差等特性或系统误差，而且与其它转换器单元的特性或系统误差不同。这将在所述并行ADC装置的输出信号中产生不理想的音，例如频率为x·fc±fin的音，其中x为整数，fin为代表所述单个ADC通道中的误差的频率。通常这些模式会限制所述复合ADC装置的动态范围。专利技术概述本专利技术的一个目的是提供一种扩大动态范围的并行ADC装置。本专利技术的另一个目的是提供一种并行ADC装置，其中，因所述单元ADC之间的特性不同而引起的不理想音的振幅将被减小。在并行ADC装置中提供多个单元转换装置，这些装置并行地工作，以便通过按预定的采样周期或采样频率对输入的模拟信号进行周期采样来从模拟量中确定数字量。对单元装置的数量和所述采样周期/频率的选择如下在每个瞬间，至少有一个单元转换装置未启动而不执行任何转换。在一个单元装置完成转换之后，下一采样值由该单元装置或由先前空闲的单元装置来进行转换。这种选择下一单元装置去执行转换是由一种提供某种信号模式的选择发生器来进行控制的。由该信号模式控制当前作出选择的选择器。所述选择发生器能够提供一个随机分布的数字序列，或是诸如从伪随机发生器得到的一个具有较长重复周期的序列。在某些情况下还能够使用具有较短周期的序列，例如0，1，0，1，…。通过控制选择下一单元装置以便按随机的方法或按某些具有足够周期的系统方法来执行转换，可以将所述并行ADC装置的复合输出信号中的、包含有不理想音的所述模式转换成噪声。对于因所述单元装置的转换特性彼此不同而产生的误差，其总能量与不带空闲单元装置的ADC所用的能量基本相同，但该误差分布在频域中。在某些情况下，所述差异所产生的噪声甚至可以低于量化噪声。附图简述现在将参照附图通过非限定性的实施方案对本专利技术进行阐述，其中—图1为用于接收无线电信号的装置的示意图，—图2为并行ADC装置的框图，—图3所示为并行ADC装置中的单元的转换时间图，—图4为带有空闲转换通道的并行ADC装置的框图，—图5所示为图4所示的并行ADC装置中的单元的转换时间图，—图6为图4所示的并行ADC装置中所使用的时间控制单元的框图，—图7为从不含空闲通道的并行ADC得到的输出码的仿真频率分布图，以及—图8为从含空闲通道的并行ADC得到的输出码的仿真频率分布图。优选实施方案详述在图4中示出了一种并行ADC装置，通常该装置类似于图2所示的现有技术的装置，只是含有(m+1)个并行通道。在本图中选择m＝4，但在通常的例子中m可以是大于1的任何数。所述输入的模拟信号Vs由采样及保持电路111，112，…，11m+1-分别对应于每个ADC 131，132，…，13m+1-进行采样，这些电路由来自时间控制单元15’的时钟信号控制，以便使所述模拟信号的瞬时值保持或存储在相应的采样及保持电路中。该时钟信号匀速地产生，以便周期性地对输入模拟信号进行采样。连接有采样及保持电路的所述ADC将其中存储的值与参考值进行比较。这些ADC在输出线路上向多路复用器17发送所述的输出字，由此得到的、具有与采样速率相同速率的数字字流被作为整个装置的输出，每个输出数字字均代表在发送所述输出字之前在某一预定周期—所述转换装置的等待时间或延迟期—内的所述模拟输入信号。在图5中示例性示出所述转换过程的时间图。特别是可以看出，对于每个ADC均有一个长度为tc的时间周期，在此期间对采样值进行转换。因此，每条通道便能够以最大频率fc，max＝1/tc重复该转换。但是，在每个瞬间只有m个ADC单元并行工作，这意味着在每个瞬间总有一个所述的ADC单元处于空闲。因此，整个装置的所述转换频率为fc，tot≥m·fc，max，且由图3中斜线的斜率决定。每个独立单元均以fc＝fc，tot/m≤fc，max的速率工作，除非在该时间该单元处于空闲。对单元的数量(m+1)的要求由如下不等式得出m≥fc，tot/fc，max＝fc，tot·tc，所以m+1≥fc，tot·tc+1。通常所述单元的数量(m+1)可以选取满足该条件的最小整数。图5的实施例中使用了5个并行通道，因此m＝4，所述时钟信号按规定的速率在时间t1，t2，t3，…启动转换。通道1在时间t1处开始进行采样值的转换，通道2在后续时间t2处启动转换，通道3在后续时间t3处启动转换，通道4在时间t4处启动转换。在下一时间t5，通道1转换完成而通道5尚未启动，因此，通道1和通道5便可以用于下一模拟采样值的转换。本文档来自技高网...

【技术保护点】
一种并行转换装置，包括预定数量的、且并行工作的单元转换装置，以便通过按预定的采样周期重复地对输入的模拟信号进行连续采样来从模拟量中确定数字量，在小于或等于所述采样周期的转换周期之后，每个单元装置被配置用来将一个代表采样模拟量的数字量提供给该并行转换装置的一个输出端，其特征在于：所述预定的数量和采样周期均被如此地选择，使得在每个瞬间至少有一个单元转换装置处于空闲而不从模拟值确定数字值，并且，连接一个选择发生器以给选择器提供一个输出信号，所述的选择器被配置用来在单元转换装置的转换周期之后，在所述的单元转换装置和至少一个处于空闲的转换器之间选出一个以开始从下一个模拟量确定出数字量。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：JE埃克伦德，
申请(专利权)人：艾利森电话股份有限公司，
类型：发明
国别省市：SE[瑞典]