封装结构及其制造方法技术

本公开提供一种封装结构及其制造方法。一种封装结构包括电路衬底、半导体器件及环状结构。所述电路衬底具有第一区及连接到所述第一区的第二区。所述电路衬底包括至少一个布线层，所述至少一个布线层包括介电部分及设置在所述介电部分上的导电部分。所述第一区内的所述布线层的所述导电部分的总体积对所述第一区内的所述布线层的所述介电部分及所述导电部分的总体积的第一比率小于所述第二区内的所述布线层的所述导电部分的总体积对所述第二区内的所述布线层的所述介电部分及所述导电部分的总体积的第二比率。所述半导体器件设置在所述第一区内的所述电路衬底上方，且电耦合到所述电路衬底。所述环状结构设置在所述第二区内的所述电路衬底上方。二区内的所述电路衬底上方。二区内的所述电路衬底上方。

【技术实现步骤摘要】
封装结构及其制造方法


[0001]本专利技术实施例提供一种封装结构及其制造方法。

技术介绍

[0002]缩小半导体器件及电子组件的尺寸的发展使得将更多的器件及组件集成到给定的体积中成为可能，并导致各种半导体器件和/或电子组件的高集成密度。

技术实现思路

[0003]本专利技术实施例提供一种封装结构包括电路衬底、半导体器件及环状结构。所述电路衬底具有第一区及连接到所述第一区的第二区，其中所述电路衬底包括至少一个布线层。所述至少一个布线层包括介电部分及设置在所述介电部分上方的导电部分，其中所述第一区内的所述至少一个布线层的所述导电部分的总体积对所述第一区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第一比率小于所述第二区内的所述至少一个布线层的所述导电部分的总体积对所述第二区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第二比率。半导体器件设置在所述第一区内的所述电路衬底上方，其中所述半导体器件电耦合到所述电路衬底。所述环状结构设置在所述第二区内的所述电路衬底上方。
[0004]本专利技术实施例提供一种封装结构包括衬底、半导体器件、金属支撑结构及环状结构。所述衬底具有第一区及围绕所述第一区的第二区。所述半导体器件设置在所述第一区内的所述衬底上方，并电耦合到所述衬底。所述金属支撑结构位于所述第二区内的所述衬底中，并与所述半导体器件电隔离。所述环状结构设置在所述第二区内的所述衬底上方，其中所述环状结构在沿着所述环状结构与所述衬底的堆叠方向在所述衬底上的垂直投影中与所述金属支撑结构交叠。
[0005]本专利技术实施例提供一种制造封装结构的方法包括以下步骤：提供具有第一区及连接到所述第一区的第二区的电路衬底，所述电路衬底包括至少一个布线层，所述至少一个布线层包括介电部分及设置在所述介电部分上方的导电部分，且包括在所述第一区内的所述至少一个布线层中的所述导电部分的总体积对包括在所述第一区内的所述至少一个布线层中的所述介电部分及所述导电部分的总体积的第一比率小于包括在所述第二区内的所述至少一个布线层中的所述导电部分的总体积对包括在所述第二区内的所述至少一个布线层中的所述介电部分及所述导电部分的总体积的第二比率；在所述电路衬底上方提供半导体器件；将所述半导体器件安装到所述第一区内的所述电路衬底上，所述半导体器件电耦合到所述电路衬底；以及在所述第二区内的所述电路衬底上方设置环状结构。
附图说明
[0006]结合附图阅读以下详细说明，会最好地理解本公开的方面。注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特
征的尺寸。
[0007]图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12A、图13A及图14A是示出根据本公开一些实施例的制造封装结构的方法的示意性剖视图。
[0008]图12B、图13B及图14B是分别示出在图12A、图13A及图14A中绘示的封装结构的示意性平面图。
[0009]图15是示出根据本公开一些实施例的制造封装结构的方法的流程图。
[0010]图16A到图16D是根据本公开一些实施例的放大的示意性剖视图，其示出图12A中绘出的虚线区U中的支撑结构的各种实施例。
[0011]图17是示出根据本公开替代实施例的封装结构的示意性剖视图。
[0012]图18是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0013]图19A到图19D是根据本公开一些实施例的放大的示意性剖视图，其示出在图18中绘出的虚线区V中的支撑结构的各种实施例。
[0014]图20是示出根据本公开替代实施例的封装结构的示意性剖视图。
[0015]图21是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0016]图22A到图22D是根据本公开一些实施例的放大的示意性剖视图，其示出在图21中绘出的虚线区W中的支撑结构的各种实施例。
[0017]图23是示出根据本公开替代实施例的封装结构的示意性剖视图。
[0018]图24A是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0019]图24B是示出图24A所示封装结构的示意性平面图。
[0020]图25是示出根据本公开替代实施例的封装结构的示意性剖视图。
[0021]图26A是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0022]图26B是示出图26A所示封装结构的示意性平面图。
[0023]图27是示出根据本公开替代实施例的封装结构的示意性剖视图。
[0024]图28是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0025]图29是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0026]图30是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0027]图31是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0028]图32是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0029]图33是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0030]图34是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0031]图35是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0032]图36是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0033]图37是示出根据本公开一些实施例的封装结构的示意性剖视图。
[0034][符号的说明][0035]10、10a、10b、10c、20、20a、20b、20c、30、30a、30b、30c、40、50：支撑结构
[0036]11：第一部分
[0037]12：第二部分
[0038]13：第三部分
[0039]102、106：载体
[0040]104、108：剥离层
[0041]110：重布线路结构
[0042]112、112a、112b、112c、118、322A、322a、322B、322b、322c：介电层
[0043]114、114a、114b、114c：晶种层
[0044]114m：晶种层材料
[0045]116、116a、116b、116c：经图案化的导电层
[0046]122、124、126：凸块下金属图案
[0047]140A、140B、230c、240c：钝化层
[0048]150A、150B、190：导电端子
[0049]160、400：底部填充材料
[0050]170、170m、860：绝缘包封体
[0051]180：导电柱
[0052]160t、170t、180t、S7、S8、S110b、S112a、S114a、S116a、S116b、S116c：表面
[0053]230、240、820a、820b：本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装结构，包括：电路衬底，具有第一区及连接到所述第一区的第二区，其中所述电路衬底包括：至少一个布线层，包括介电部分及设置在所述介电部分上方的导电部分，其中所述第一区内的所述至少一个布线层的所述导电部分的总体积对所述第一区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第一比率小于所述第二区内的所述至少一个布线层的所述导电部分的总体积对所述第二区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第二比率；半导体器件，设置在所述第一区内的所述电路衬底上方，其中所述半导体器件电耦合到所述电路衬底；以及环状结构，设置在所述第二区内的所述电路衬底上方。2.根据权利要求1所述的封装结构，其中所述第一比率小于80％，并且所述第二比率大于或实质上等于80％。3.根据权利要求1所述的封装结构，其中在所述第二区内的所述至少一个布线层中不包括介电部分。4.根据权利要求1所述的封装结构，其中所述电路衬底还包括：芯体衬底；多个导通孔，穿透所述芯体衬底；以及至少一个附加布线层，其中所述至少一个布线层及所述至少一个附加布线层位于所述芯体衬底的相对侧上，并且经由所述多个导通孔彼此电耦合，其中包括在所述第一区内的所述芯体衬底中的导电部分的总体积对包括在所述第一区内的所述芯体衬底中的介电部分及导电部分的总体积的第三比率小于包括在所述第二区内的所述芯体衬底中的导电部分的总体积对包括在所述第二区内的所述芯体衬底中的介电部分及导电部分的总体积的第四比率。5.根据权利要求4所述的封装结构，其中：所述至少一个布线层夹置在所述半导体器件与所述芯体衬底之间，或者所述至少一个附加布线层夹置在所述半导体器件与所述芯体衬底之间。6.根据权利要求4所述的封装结构，其中包括在所述第一区内的所述至少一个附加布线层中的导电部分的总体积对包括在所述第一区内的所述至少一个附加布线层中的介电部分及导电部分的总体积的第五比率小...

【专利技术属性】
技术研发人员：叶书伸，林柏尧，汪金华，许佳桂，郑心圃，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：