高速维特比译码器幸存路径管理模块制造技术

一种高速维特比（Ｖｉｔｅｒｂｉ）译码器幸存路径管理模块，属于集成电路设计和数字信号处理的技术领域，含两个子模块：寄存器交换读写模块和输出控制模块，采用固定段长的ＨＴＦ的方式，将译码深度Ｘ分为若干段，每段的长度恒定为６位，这样每执行一次ＨＴＦ之后，存在该寄存器之中的数据就是经过当前该状态的幸存路径在前６个时刻的状态点。到输出的时候，只需直接追踪到正确的最初寄存器加以输出，以上过程省去了每段的回溯过程，可省去判断位元的存取和存储器模块。有能提高译码器的译码速度，减少译码延迟和输出间隔，增大系统的数据处理能力的优点。

【技术实现步骤摘要】

本专利技术涉及 一 种高速维特比(Vi terbi)译码器幸存路径管理模 块，属于集成电路设计和数字信号处理的

技术介绍
纠错码和差错控制技术在我们的生活里扮演了越来越重要的角 色，其中巻积码山于其出色的纠错性能而得到了广泛使用，如在 W-CDMA， DVB-S, DVB-T, IEEE802.il系统中都使用了巻积编码。维 特比译码算法是巻积码的一种概率译码算法，通过在编码器网格图上 寻找最终幸存路径可以得到译码的输出。因此对于高速系统， 一个具 有高速与低译^延迟的译码器就显得非常必要。传统的维特比译码器 幸存路径管理杉:块含三个子模块寄存器交换读写模块，输出控制模 块和存储器模块，见图1，采用分段执行的混合式前向回溯(Hybrid Trace Forward ( HTF))的方式，将译码深度X分成4段，每段长为 译码深度X的]/4，在每进行1/4X时刻后，将HTF得到的结果在寄 存器组単保存起来，然后当译码长度超过X时，就可以将保存的这 些数据取出来寻找丌始回溯的初始点。译码深度指当译码器接收到多 少数据之后开始输出结果。具体实现的方法是将输入数据送入寄存器 交换读写模块进行寄存器组的交换读写，同时也写入到存储器模块 中。输出控制模块通过地址线Address、控制信号Set和RD来从寄存器交换l卖写模块或存储器模块中选择需要的数据，完成译码输出。 但是传统的维特比译码器的幸存路径管理模块需要频繁地读写存储 器模块，存在着较大的译码延迟，导致译码速度受到限制。
技术实现思路
本专利技术耍解决的技术问题是推出一种高速维特比译码器幸存路 径管理模块，该模块在不增加功耗的前提下提高译码速度。本专利技术采用以下的技术方案。所述的管 理模块含两个子模块寄存器交换读写模块和输出控制模块，采用固 定段长的HTF的方式，将译码深度X分为若干段，每段的长度恒定为6位。这样每执行一次HTF之后，存在该寄存器之中的数据就是 经过当前该状态的幸存路径在前6个时刻的状态点。到输出的时候， 只需直接追踪到正确的最初寄存器加以输出。在以上的过程中，因为 省去了每段的回溯过程，所以可省去判断位元的存取和存储器模块。 现结合附图详细说明本专利技术的技术方案。一种高速维特比译码器幸存路径管理模块，由寄存器交换读写模 块1和输出控制模块2组成，寄存器交换读写模块1由寄存器组11、 12，控制模块13，寄存器锁存14组成，6位寄存器组11、 12的每一 组含64个6位裕存器，控制模块13是两组寄存器组交换的转移电路， 是根据状态转移路径得到的单向传输门，使一个寄存器组中的任一个 寄存器可将其存储内容单向传输到另一个寄存器组的任一个寄存器 中，64个寄存器的转移路径可以选择，寄存器组11有三个输入端、 一个输出端和-个双向输入输出端，所述的三个输入端为clk， rst， set端，所述的 -个输出端为out端，所述的一个双向输入输出端为 chn端；寄存器组12有两个输入端和一个双向输入输出端，所述的 两个输入端为c!k， rst端，所述的一个双向输入输出端为chn端， 控制模块13有两个输入端和两个双向输入输出端，所述的两个输入 端为clk, in端，所述的两个双向输入输出端为chn一a, chn一b端， 寄存器锁存14 17四个输入端和一个输出端，所述的四个输入端为 clk， RD， in， "dr端，所述的 一 个输出端为out端，寄存器组ll 的chn端与控制模块13的chn—a端相连，寄存器组12的chn端与控 制模块的chn b端相连，寄存器组11的out端与寄存器锁存14的 in端相连，寄存器组ll的clk端、寄存器组12的clk端、控制模 块13的clk端和寄存器锁存14的clk端连接后作为寄存器交换读写 模块1的clk端，寄存器组11的rst端和寄存器组12的rst端连接 后作为寄存器交换读写模块1的rst端，控制模块13的in端作为寄存器交换'虔写模块1的d—in端，寄存器组11的set端作为寄存器交 换读写模块1的set端，寄存器锁存14的addr端作为寄存器交换读 写模块1的addy端，寄存器锁存14的RD端作为寄存器交换读写模 块1的rd端，寄存器锁存14的out端作为寄存器交换读写模块1 的d一out端，输出控制模块2由控制21、数据选择22和输出缓存23 组成，控制21有两个输入端和六个输出端，所述的两个输入端为clk， rst端，所述的六个输出端为clkl， clk2， out_clk， set, RD， TB_EN 端，数据选择22有五个输入端和两个输出端，所述的五个输入端为 clkl， clk2， TB—EN,丄n，init state端，所述的两个输出端为addr， out端，输出缓存23有两个输入端和一个输出端，所述的两个输入 端为clk， Ln端，所述的一个输出端为out端，控制21的clkl、 clk2 和TB—EN端分别与数据选择22的clkl、 clk2和TB_EN端相连，控制 21的0ut一cLk端与输出缓存23的clk端相连，数据选择22的out 端与输出缓存23的in端相连，控制21的clk端作为输出控制模块 2的clk端，外部的reset信号接到控制21的rst端作为输出控制 模块2的r、st端，数据选择的in端作为输出控制模块2的d一in端， 数据选择22的inU state端作为输出控制模块2的init端，控制 21的set端作为输出控制模块2的set端，控制结构的RD端作为输 出控制模块2的rd，数据选择22的addr端作为输出控制模块2的 addr端，输出缓存23的out端作为输出控制模块2的d一out端，寄 存器交换'虔写模块1的cl—out端与输出控制模块2的d—in端连接， 寄存器交换读写模块1的addr端与输出控制模块2的addr端连接， 寄存器交换读写模块1的set端与输出控制模块2的set端连接，寄 存器交换读写模块1的rd端与输出控制模块2的rd端连接，寄存器 交换读写模块1的clk端与输出控制模块2的clk端连接后作为所述 的管理模块的时钟输入端Clock,寄存器交换读写模块1的d—in端 作为所述的管理模块的数据输入端Data一in，寄存器交换读写模块1 的rst端和输出控制模块2的rst端连接后作为所述的管理模块的复 位输入端Reset,输出控制模块2的init端作为所述的管理模块的 初始状态信号输入端Init State,输出控制模块2的En端作为所述 的管理模块的使能控制信号输入端En，输出控制模块2的数据出端 d—out作为所述的管理模块的输出端Out。上述功能模块均能用基本的门级电路构建实现。本专利技术的优点计有它能提高译码器的译码速度，减少译码延迟 和输出间隔，增大系统的数据处理能力。本专利技术的结构与传统的结构的比较如下表所示:<table>table see original document page 7</column></row><table>X:译码深度，t:读写一个数据所需要的时间，单位为系统工作频率 的倒数(1/f秒)。从表中可以看出在输出数据的延时上，本专利技术的结构相比传本文档来自技高网...

【技术保护点】
一种高速维特比译码器幸存路径管理模块，由寄存器交换读写模块（１）和输出控制模块（２）组成，寄存器交换读写模块（１）由寄存器组（１１、１２），控制模块（１３），寄存器锁存（１４）组成，６位寄存器组（１１、１２）的每一组含６４个６位寄存器，控制模块（１３）是两组寄存器组交换的转移电路，是根据状态转移路径得到的单向传输门，使一个寄存器组中的任一个寄存器可将其存储内容单向传输到另一个寄存器组的任一个寄存器中，６４个寄存器的转移路径可以选择，寄存器组（１１）有三个输入端、一个输出端和一个双向输入输出端，所述的三个输入端为ｃｌｋ，ｒｓｔ，ｓｅｔ端，所述的一个输出端为ｏｕｔ端，所述的一个双向输入输出端为ｃｈｎ端；寄存器组（１２）有两个输入端和一个双向输入输出端，所述的两个输入端为ｃｌｋ，ｒｓｔ端，所述的一个双向输入输出端为ｃｈｎ端，控制模块（１３）有两个输入端和两个双向输入输出端，所述的两个输入端为ｃｌｋ，ｉｎ端，所述的两个双向输入输出端为ｃｈｎ＿ａ，ｃｈｎ＿ｂ端，寄存器锁存（１４）有四个输入端和一个输出端，所述的四个输入端为ｃｌｋ，ＲＤ，ｉｎ，ａｄｄｒ端，所述的一个输出端为ｏｕｔ端，寄存器组（１１）的ｃｈｎ端与控制模块（１３）的ｃｈｎ＿ａ端相连，寄存器组（１２）的ｃｈｎ端与控制模块的ｃｈｎ＿ｂ端相连，寄存器组（１１）的ｏｕｔ端与寄存器锁存（１４）的ｉｎ端相连，寄存器组（１１）的ｃｌｋ端、寄存器组（１２）的ｃｌｋ端、控制模块（１３）的ｃｌｋ端和寄存器锁存（１４）的ｃｌｋ端连接后作为寄存器交换读写模块（１）的ｃｌｋ端，寄存器组（１１）的ｒｓｔ端和寄存器组（１２）的ｒｓｔ端连接后作为寄存器交换读写模块（１）的ｒｓｔ端，控制模块（１３）的ｉｎ端作为寄存器交换读写模块（１）的ｄ＿ｉｎ端，寄存器组（１１）的ｓｅｔ端作为寄存器交换读写模块（１）的ｓｅｔ端，寄存器锁存（１４）的ａｄｄｒ端作为寄存器交换读写模块（１）的ａｄｄｒ端，寄存器锁存（１４）的ＲＤ端作为寄存器交换读写模块（１）的ｒｄ端，寄存器锁存（１４）的ｏｕｔ端作为寄存器交换读写模块（１）的ｄ＿ｏｕｔ端，输出控制模块（２）由控制（２１）、数据选择（２２）和输出缓存（２３）组成，控制（２１）有两个输入端和六个输出端，所述的两个输入端为ｃｌｋ，ｒｓｔ端，所述的六个输出端为ｃｌｋ１，ｃｌｋ２，ｏｕｔ＿ｃｌｋ，ｓｅｔ，ＲＤ，ＴＢ＿ＥＮ端，数据选择（２２）有五个输入端和两个输出端，所述的五个...

【技术特征摘要】

【专利技术属性】
技术研发人员：陈亦灏，李小进，赖宗声，沈怿皓，李萌，
申请(专利权)人：华东师范大学，
类型：发明
国别省市：31[中国|上海]