一种结构化奇偶校验码的编码方法及其编码器技术

一种结构化奇偶校验码的编码方法及其编码器，涉及通信信道的编解码。提供一种可减少编码复杂度，实现线性编码的结构化奇偶校验码的编码方法及其编码器。分别构造准循环矩阵Ｈ↓［１］和双对角矩阵Ｈ↓［２］；根据准循环矩阵Ｈ↓［１］和双对角矩阵Ｈ↓［２］构造校验矩阵Ｈ，Ｈ＝［Ｈ↓［１］Ｈ↓［２］］；根据校验矩阵Ｈ构造系统生成矩阵形式Ｇ，其中Ｉ为Ｍ×Ｍ的单位矩阵，将生成矩阵形式Ｇ与信息序列相乘，得到校验位序列，与原来的信息序列一起构成一帧完整的码字，即实现结构化奇偶校验码的编码。基于双口ＲＡＭ的编码器设有中间校验序列计算器、多路选择器和累加器，中间校验序列计算器的输出端接多路选择器的输入端，多路选择器的输出端接累加器的输入端。

【技术实现步骤摘要】

本专利技术涉及通信信道的编解码，尤其涉及通信数据传输与数据存储中的一种结构化的奇 偶校验码(LDPC码)的编码方法及其编码器。技术背景1962年，'Gallager (R. G. Gallager. Low-Density Parity-Check Codes. IRE Transon. Inform. Theory. 1962， (8): 21~28)首次提出了低密度奇偶校验码(LDPC码)，但是由于其译码算法过 于复杂，并没有得到足够的重视。1996年，Mackay和Neal (D. J. C. MacKay， R. M. Neal. Near Shannon Limit Performance of Low-Density Parity-Check Codes. Electron. Lett. 1997, (33):457~458)发现LDPC码和Turbo码同样具有优异的性能，从而引发了对LDPC码研究 的热潮。基于迭代译码算法，LDPC的译码器可以达到数Gbps的数据吞吐量，但较高的编码 复杂度和编码时延是其应用所面临的一个主要问题。因此，构造出具有线性编码复杂度且性 能优越的结构型LDPC码，成为了对LDPC码的研究热点。通信系统为了提供不同的服务质量以适应不同的传输环境，需要前向纠错编码的码率甚 至帧长能够自适应的根据信道环境做出相应调整。码率及帧长自适应虽然可以由多个编码器 和译码器实现，但此举势必使得编译码器的复杂度过高，因而如何设计复杂度较低的变码率 变帧长编译码器显得尤为重要，且已成为当前编码领域的研究热点。
技术实现思路
本专利技术的目的在于针对现有LDPC码构造方法的不足，以及编码器实现时复杂度过高等 问题，提供一种可减少编码复杂度，实现线性编码的结构化奇偶校验码的编码方法。本专利技术的另一目的在于提供一种基于双口随机读取存储器(RAM)实现的，不仅可有效 降低硬件资源，而且能够实现灵活变码率编码的基于双口 RAM的编码器。本专利技术所述的结构化奇偶校验码的编码方法包括以下步骤1)分别构造准循环矩阵/^和双对角矩阵i^ 采用欧氏有限几何方法构造的准循环矩阵巧，巧具有如下形式<formula>formula see original document page 5</formula>式(1)中i/,是一个WM的矩阵，数组中的元素^ ,是b*b稀疏准循环方阵，只要确定其第一行(列) j，即整个确定4j，其中l2!^f — C，l^/《C，称气y为4力.的"行(列)生成矢量"；对应乓的行数，生成MxM的双对角矩阵i^， i^具有如下形式:<formula>formula see original document page 5</formula>(2)2)根据准循环矩阵巧和双对角矩阵/^2构造校验矩阵丑，// =;3 )根据校验矩阵构造系统生成矩阵形式G ，系统生成矩阵G = ，其中P = /^'//2—//,具有以下形式<formula>formula see original document page 5</formula> 其中/为MxM的单位矩阵，将生成矩阵形式G与信息序列相乘，得到校验位序列，与原来的信息序列一起构成一帧完整的码字，即实现结构化奇偶校验码的编码。本专利技术针对上述的结构化的LDPC码提出一种基于双口 RAM的硬件实现架构，具体描 述如下。(1) 由于/^的循环稀疏特性，因此该矩阵可以由其各个子矩阵的第一行或者第一列表 示，并可以通过存储这些行或者列来表示该矩阵，节省了大量的存储空间；(2) 信息序列首先与///"相乘，得到一组中间校验值户/;具体实现时用双口 RAM组来 缓存P/，通过对RAM的读写操作更新P/来实现信息序列和/《相乘的操作过程，并得到中间校验序列P,;(3) //f可以用累加器来实现，当一帧信息序列处理完成后，将中间校验序列S通过累加器即可得到最终的校验比特序列户，即完成了编码过程。本专利技术所述的基于双口 RAM的编码器设有中间校验序列计算器、多路选择器和累加器， 中间校验序列计算器的输出端接多路选择器的输入端，多路选择器的输出端接累加器的输入 端，中间校验序列为A (&,;^......,/ / )。中间校验序列计算器设有地址指针存储器、地址指针处理器、异或门运算器、双口RAM 阵列、数据分配器以及"模二和加法器"，地址指针存储器的输出端接地址指针处理器的输入 端，地址指针处理器的输出端接双口RAM的地址输入端，双口RAM的读出口接数据分配器 的输入端，数据分配器的输出端分别接模二和加法器输入端以及异或门运算器的一个输入端， 所有异或门运算器的另一输入端串接并外接信息序列输入，异或门运算器输出端接双口 RAM 的写入口，模二和加法器输出端接多路选择器输入端，多路选择器输出端接累加器。地址指针处理器设有双输入选择器和加法器，双输入选择器中的第1个选择器的1个输 入端固定接零，另1个输入端固定接1，第2个选择器的1个输入端接地址指针存储器的输 出端，另1个输入端接加法器的输出端，即另1个输入端接地址指针处理器的输出端。本专利技术通过构造一种高度结构化的校验矩阵，设计出了一种结构化的LDPC码，并结合 码型特点提出了一种基于RAM的硬件实现架构，本专利技术具有以下突出优点-1)编码方法具有线性复杂度。由于并置了双对角矩阵，可以通过校验矩阵直接生成校验 比特，因此减少了编码复杂度。2)节省存储空间。由于是代数编码方法，编码时只需要存储 校验矩阵的生成元，因此极大地节省了存储空间。3)所获得的码型具有较好的性能。计算机 仿真表明该码在中长帧时其性能甚至优于相近参数的随机LDPC码。4)可以灵活地实现变码 率编码。由于双口 RAM的长度可灵活变化，因此不同码率和帧长的码字可以复用相同的双 口RAM资源及至《计算模块，从而可以灵活实现变码率编码。附图说明图1为有限几何系统示意图。图2为本专利技术所述基于双口 RAM的编码器实施例的组成框图。图3为本专利技术所述基于双口 RAM的编码器实施例的移位累加电路组成原理图。图4为图2中的中间校验序列计算器的组成框图。图5为图4中的地址指针处理器的组成框图。图6为生成元存储形式。具体实施方式下面结合附图和实施例对本技术作进一步说明。首先给出LDPC码的校验矩阵的详细设计方法，然后给出其编码方法以及硬^^实现架构。 1.构造校验矩阵if校验矩阵由两个子矩阵构成，//二，下面分别介绍两个字矩阵的构造方法。 1.1构造双对角矩阵//2//2是一个双对角方阵，其具体形式如式(2)所示。具体的构造算法是第一列的第一 位和第二位是"l"元素，从第二列开始，下一列是上一列的循环下移一位得到，最后一列仅有最后一位是"r。 ，1.2构造准循环矩阵^采用欧氏有限几何方法构造循环校验矩阵//,。欧氏有限几何是由有限个点组成的系统，假设有"个点和J条线，并且满足下面的构造特性每条线经过p个点；任意两个点都构成有 且仅有的一条线；每个点都由Y条线交叉而成；任意两条线都有至多一个公共点。如图1所示的一个欧氏有限几何，其参数为n=4， J二6， p =2， 7 =3。这样的一个本文档来自技高网...

【技术保护点】
一种结构化奇偶校验码的编码方法，其特征在于包括以下步骤：１）分别构造准循环矩阵Ｈ↓［１］和双对角矩阵Ｈ↓［２］；采用欧氏有限几何方法构造的准循环矩阵Ｈ↓［１］，Ｈ↓［１］具有如下形式：＊＊＊（１）式（１） 中Ｈ↓［１］是一个Ｎ′×Ｍ的矩阵，数组中的元素Ａ↓［ｉ，ｊ］是ｂ＊ｂ稀疏准循环方阵，只要确定了其第一行（列）ｈ↓［ｉ，ｊ］，即整个确定Ａ↓［ｉ，ｊ］，其中１≤ｉ≤ｔ－ｃ，１≤ｊ≤ｃ，称ｈ↓［ｉ，ｊ］为Ａ↓［ｉ，ｊ］的“行（列）生成矢量”；　　对应Ｈ↓［１］的行数，生成Ｍ×Ｍ的双对角矩阵Ｈ↓［２］，Ｈ↓［２］具有如下形式：＊＊＊（２）２）根据准循环矩阵Ｈ↓［１］和双对角矩阵Ｈ↓［２］构造校验矩阵Ｈ，Ｈ＝［Ｈ↓［１］Ｈ↓［２］］；３）根据校验矩阵Ｈ 构造系统生成矩阵形式Ｇ，系统生成矩阵Ｇ＝［Ｉ｜Ｐ］，其中Ｐ＝Ｈ↓［１］↑［Ｔ］Ｈ↓［２］↑［－Ｔ］；Ｈ↓［２］↑［－Ｔ］具有以下形式：＊＊＊其中Ｉ为Ｍ×Ｍ的单位矩阵，将生成矩阵形式Ｇ与信息序列相乘，得到校验位序列，与原来的信 息序列一起构成一帧完整的码字，即实现结构化奇偶校验码的编码。...

【技术特征摘要】

【专利技术属性】
技术研发人员：张文俊，张建文，陈黎明，徐位凯，谢东福，王琳，
申请(专利权)人：厦门大学，
类型：发明
国别省市：92[中国|厦门]