全数字锁相环、环路频宽校准方法与环路增益校准方法技术

本发明专利技术提供全数字锁相环、环路频宽校准方法与环路增益校准方法。一种环路频宽校准方法，用于全数字锁相环。环路频宽校准方法包含根据全数字锁相环的时间数字转换器的增益、数控振荡器的增益或时间数字转换器的增益与数控振荡器的增益二者的组合，通过调整全数字锁相环的比例式路径模块的放大器的增益，来校准全数字锁相环的环路频宽。上述环路频宽校准方法达到精确校准全数字锁相环的环路频宽的效果。

【技术实现步骤摘要】

本专利技术是有关于一种全数字锁相环及一种用于全数字锁相环的环路频宽 校准方法与环路增益校准方法。
技术介绍
锁相环为一种用来产生与参考信号的相位(Phase)有固定关系的信号的电 子控制系统。锁相环电路响应于输入信号的频率与相位，并自动的提高或降 低被控制的振荡器的频率，直至锁相环电路与参考信号在频率与相位上相符 合为止。现有技术模拟锁相环包含相位检测器、压控振荡器 (Voltage-Controlled Oscillator, VCO)、及反馈路径。反馈路径用来将压控振荡 器的输出信号反馈至相位检测器的输入端，以提高或降低模拟锁相环的输入 信号的频率。因此，模拟锁相环的频率总可以保持赶上参考信号的参考频率， 其中参考信号为相位检测器所使用，也就是说，模拟锁相环的输入信号的频 率总会被参考信号的参考频率所锁定。除此以外，现有技术中，分频器 (Frequency divider)用于反馈路径，以使得参考频率或参考频率的整数倍数频 率总可以被撷取。现有技术中，低通滤波器(Low-pass filter)连接于相位检测 器之后，以使得位于高频率的噪声得以滤除。如本领域的技术人员所知晓，因为模拟锁相环使用模拟组件，并使用模 拟方式操作，上述模拟锁相环极易产生误差，甚或是误差传播(Error propagaticm)。因此，数字锁相环便应运而生，以在部分数字操作与数字组件 的支持下减少上述误差，其中数字锁相环在反馈路径上使用具有可变除数的 分频器。除此以外，全数字锁相环也非常有助于芯片面积降低与制程迁移。 举例来说，全数字锁相环的数控振荡器(Digital-Controlled Oscillator, DCO)可 用来取代现有技术所使用的模拟组件的压控振荡器。也可将相位检测器用全数字锁相环的时间数字转换器(Time-to-Digital Converter, TDC)来取代。因此， 在无线通信领域中，使用全数字锁相环己是一种趋势。
技术实现思路
为解决上述模拟锁相环极易产生误差，甚或是误差传播的问题，本专利技术 提供一种全数字锁相环以及用于全数字锁相环的环路频宽校准方法与环路增 益校准方法，能够通过数字操作与数字组件来消除模拟锁相环的误差。本专利技术揭露一种用于全数字锁相环的环路频宽校准方法。环路频宽校准 方法包含根据全数字锁相环的时间数字转换器的增益、数控振荡器的增益或 时间数字转换器的增益与该数控振荡器的增益二者的组合，通过调整全数字 锁相环的比例式路径模块的放大器的增益，来校准该全数字锁相环的环路频宽o本专利技术揭露一种全数字锁相环。全数字锁相环包含数字环路滤波器。数 字环路滤波器包含比例式路径模块。比例式路径模块用来追踪与来自时间数 字转换器模块的输出信号相关的相位变化。比例式路径模块包含比例式路径 模块放大器。比例式路径模块放大器的增益根据时间数字转换器模块的时间 数字转换器的增益所调整。本专利技术揭露一种用于全数字锁相环的环路增益校准方法。环路增益校准 方法包含根据对应于全数字锁相环的时间数字转换器模块所接收的参考信号 的参考周期的半周期的码变化量、时间数字转换器模块所接收的参考信号的参考频率、全数字锁相环的数控振荡器和5: A调制器模块的数控振荡器的频率响应或上述各条件的组合，对2 A调制器补偿模块的S A调制器补偿模块 放大器的增益进行调制；及根据全数字锁相环的反馈路径模块的i: A调制器 的输入端的频率变化量、对应于频率变化量的码变化量、分数码变化量、时 间数字转换器模块所接收的该参考信号的参考频率或上述各条件的组合，对 调制器的调制器放大器的增益进行调制。上述通过根据全数字锁相环中的时间数字转换器模块的时间数字转换器的增益来调整比例式路径模块放大器的增益，以用于环路频宽校准；根据全数字锁相环中的时间 数字转换器模块的时间数字转换器的增益来调整比例式路径模块放大器的增 益的全数字锁相环；及根据时间数字转换器模块所接收的参考信号的参考频 率，来对5: A调制器补偿模块的2 A调制器补偿模块放大器的增益与调制器的调制器放大器的增益进行调制，以用于环路增益校准，从而通过数字操作 与数字组件，避免了模拟锁相环中的误差，并且达到精确校准环路增益与环 路频宽的效果。附图说明图1为本专利技术所揭露的全数字锁相环的示意图。图2为本专利技术中直接频率调制的全数字锁相环的示意图。图3为图1与图2中所图示的数控振荡器在本专利技术所揭露的详细示意图。图4为现有技术追踪槽所包含单元的示意图。图5为图4所示的单元的相关电压-频率转换曲线示意图。图6为图3所示的追踪槽所包含的单元的详细示意图。图7为图6所示的单元相关的电压-频率折叠转换曲线示意图。图8是为了解释本专利技术在图1所示的全数字锁相环的数字环路频宽校准方法，所使用的全数字锁相环的简化示意图。图9为用来解释如何补偿现有技术模拟锁相环的分数相位误差的简单示意图。图IO为根据本专利技术一实施方式所揭露，2 A调制器补偿模块中另外包含 的数字相位误差消除模块的示意图。图11为实施图8所示的环路增益校准方法时，图1所示的相位频率检测 器和循环式时间数字转换器模块与图1所示的时间数字转换解码器和第一加 法器的简易示意图。图12为图11所示的循环式时间数字转换器的概略示意图。图13为实施相关于图11与图12的循环式时间数字转换器校准程序的流 程示意图。具体实施例方式本专利技术揭露一种用于直接频率调制并拥有精确增益校准(Fine gain calibmtion)的全数字锁相环，其中全数字锁相环使用某些在本专利技术方被揭露 的组件(例如本专利技术方揭露的数控振荡器)与技术特征。通过本专利技术所揭露的 全数字锁相环，切换噪声会被大幅度减少，且全数字锁相环的环路增益也可 被精确的微调。通过本专利技术所揭露的数控振荡器，能够在所揭露的全数字锁 相环中达到精确的频率分辨率。请参阅图1，其为本专利技术一实施方式所揭露的全数字锁相环100的示意 图。如图1所示，全数字锁相环100包含时间数字转换器(Time-to-Digital converter, TDC)模块102、数字宏模块(Digital macro module)120、数控振荡器 和S △调制器(Sigma-Delta Modulator, SDM)模块110、及反馈路径模块112。时间数字转换器模块102包含相位频率检测器(Phase-Frequency Detector, PFD)和循环式时间数字转换器(Cyclic Time-to-Digital Converter, CTDC)模块 1021与时间数字转换器状态机(TDC state machine)1023。虽然循环式时间数 字转换器应用于本专利技术之后所揭露的各实施方式，但是在本专利技术的其它实施 方式中，仍可使用任何其它种类的时间数字转换器来取代循环式时间数字转 换器。数字宏模块120包含时间数字转换解码器1022、第一加法器104、比例 式路径(Proportional path)模块106、数字低通滤波器(Digital low pass filter)108、第二加法器105、以及2A调制器补偿模块114。比例式路径模块 106包含无限冲击响应(Infmite Impulse Response, IIR)模块1061与本文档来自技高网...

【技术保护点】
一种环路频宽校准方法，用于全数字锁相环，所述的环路频宽校准方法包含：　根据所述的全数字锁相环的时间数字转换器的增益、数控振荡器的增益或所述的时间数字转换器的增益与所述的数控振荡器的增益二者的组合，通过调整所述的全数字锁相环的比例式路径 模块的放大器的增益，来校准所述的全数字锁相环的环路频宽。

【技术特征摘要】
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【专利技术属性】
技术研发人员：张湘辉，汪炳颖，詹景宏，谢秉谕，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]