具有多个频率锁定电路的频率合成器制造技术

一种频率合成器，包含多个频率锁定电路、选择电路以及控制电路。频率锁定电路用以分别依据多个参考时钟讯号来锁定多个时钟讯号并输出所述时钟讯号。选择电路，用以自所述时钟讯号中选择一特定时钟讯号作为一输出时钟讯号，其中所述频率锁定电路中的一特定频率锁定电路锁定该特定时钟讯号。控制电路控制所述频率锁定电路，其中当该选择电路选择特定时钟讯号来作为输出时钟讯号的期间，控制电路会控制特定频率锁定电路以外的其它频率锁定电路中至少一频率锁定电路来同时依据另一参考时钟讯号以锁定另一时钟讯号。

【技术实现步骤摘要】

本专利技术涉及频率合成器，特别是涉及一种具有多个频率锁定电路的频 率合成器。
技术介绍
在一般的电子系统或电路中，通常需要频率合成器以满足系统的同步需求，而频率合成器通常具有频率锁定电路(如锁相回路)以将特定讯号 锁定至特定频率。然而，随着技术的发展，系统的速度日趋快速，因此频 率锁定电路的锁定速度亦越来越被重视，但频率锁定电路的锁定速度往往 受限于参考时钟讯号的频率，因此在高速跳频系统中的应用也因此受限。图1示出了现有技术中用以解决上述问题的频率合成器100。如图1所 示，此频率合成器100包含N个频率锁定电路102 ~ 106 (部份频率锁定电 路省略未绘出)以及一选择电路108。 N个频率锁定电路102 ~ 106中的每一 个分别根据相对应的参考时钟讯号RCS,、RCS2…RCSw锁定相对应的时钟讯号 CS!、 CS2…CSw至与各参考时钟讯号RCS,、 RCS2…RCSN相对应的特定频率。依 所需的频率，选择装置108可选择时钟讯号CSi、 CS2…CSw其中之一作为所 要的输出时钟讯号OCS。然而，此类的电路却有着相当大的缺点，那就是每一个频率锁定电路 102 - 106于运作过程中仅对应至一参考时钟讯号，缺乏弹性，而且，若一 个系统需要越多锁定至不同频率的讯号，则此类电路的面积越大，因而与 现今电子系统尺寸微小化的驱势背道而驰。再者，若未被使用的频率锁定 电路一直持续将时钟讯号锁定至特定频率，将会增加不必要的功率消耗以 及系统负担。因此，便需要一种新颖的机制来解决上述的问题。
技术实现思路
如上所述，本专利技术的目的之一为提供一种频率合成器，可利用多个锁 定频率电路同时设定(Settling)来放宽锁定频率电路的设定时间(Settling Time),并减少功率的消耗。本专利技术的又一目的为提供一种频率合成器，其是控制多个频率锁定电 路在需要时才锁定讯号，以减少功率消耗以及系统负担。本专利技术的又一目的为提供一种频率合成器，其频率锁定电路可对应一 个以上的参考时钟讯号，以增加系统的弹f生并减少电路面积。本案的较佳实施例披露了一种频率合成器，包含多个频率锁定电路、锁定多个时钟讯号并输出所述时钟讯号。选择电路耦接于所述频率锁定电 路，用以自所述时钟讯号中选择一特定时钟讯号作为一输出时钟讯号，其 中所述频率锁定电路中的一特定频率锁定电路锁定该特定时钟讯号。控制 电路耦接于多个频率锁定电路以控制所述频率锁定电路，其中当该选择电 路选择特定时钟讯号来作为输出时钟讯号的期间，控制电路会控制特定频 率锁定电路以外的其它频率锁定电路中至少一频率锁定电路来同时依据另 一参考时钟讯号以锁定另一时钟讯号。此外，此频率合成器可还包含有一参考频率产生模块，用以输出M个 参考时钟讯号，其中频率锁定电路的个数为N (NOO,另上述控制电路另耦 接于参考频率产生模块，用来自M个参考时钟讯号中选择输出至频率锁定 电路的参考时钟讯号。附图说明图1为现有频率合成器的功能方块示意图。 图2为本专利技术的第一实施例的频率合成器的功能方块示意图。 图3为本专利技术的第二施实例的频率合成器的功能方块示意图。 图4为本专利技术的第三实施例的频率合成器的功能方块示意图。 图5为本专利技术的第四实施例的频率合成器的功能方块示意图。附图符号说明100、 200、 300、 400、 500频率合成器102、 104、 106、 404、 406、 408、 504、 506、 508频率锁定电路 202、 302、 402、 502控制电路 204、 304第一频率锁定电路206、 306第二频率锁定电路208、 308第三频率锁定电路108、 210、 310、 410、 510选择电路312、 512参考频率产生模块具体实施例方式图2示出了根据本专利技术的第一实施例的频率合成器200。如图2所示， 此频率合成器200具有一控制电路202、 一第一频率锁定电路204、 一第二 频率锁定电路206、 一第三频率锁定电路208以及一选择电路210。第一频 率锁定电路Z(M依据一第一参考时钟讯号RCS,锁定第一时钟讯号CSi并输出 第一时钟讯号CS!，第二频率锁定电路206依据一第二参考时钟讯号RCS2锁 定第二时钟讯号CS2并输出第二时钟讯号CS2,第三频率锁定电路208依据 第三参考时钟讯号RCS3锁定第三时钟讯号CS3并输出第三时钟讯号CS3。选 择电路21Q用以选择时钟讯号CS! 、 CS2以及CS3其中之一作为 一输出时钟讯 号OCS。控制电路202用以控制第一频率锁定电路204、第二频率锁定电路 206以及第三频率锁定电路208 。在此实施例中，是以锁相回路(Phase Locked Loop, PLL)来实作频率锁定电路204、 206以及208,以一多任务器 MUX来实作选择电路210，然而本领域技术人员可利用其它电路达到相同的 功能，亦不脱本专利技术的范畴。在选择电路21G选取第一时钟讯号CSt为输出时钟讯号OCS的期间，第 二频率锁定电路206将第二时钟讯号CS2锁定至第二参考时钟讯号RCS2而第 三频率锁定电路208依据第三参考时钟讯号RCS3来运作；而在选择电路210 选取第二时钟讯号CS2为输出时钟讯号OCS的期间，第三频率锁定电路208 便将第三时钟讯号CS3锁定至第三参考时钟讯号RCS3。此外，频率锁定电路204 - 208中的每一个于运作过程中可对应至一个 以上的参考时钟讯号。举例而言，当第一时钟讯号CS^皮锁定至第一参考时 钟讯号RCSi且第一时钟讯号CS^皮选择为输出讯号OCS时，控制电路202控 制第二频率锁定电路206使第二时钟讯号CS2逐渐被锁定至第二参考时钟讯 号RCS2。当第二时钟讯号CS2被锁定至第二参考时钟讯号RCS2后，系统跳频 至第二参考时钟讯号RCS2的频率，而控制电路202控制第三频率锁定电路 208使第三时钟讯号CS3逐渐被锁定至第三参考时钟讯号RCS3。当第三时钟6讯号CS3被锁定至第三参考时钟讯号RCS3后，系统跳频至第二参考时钟讯号 RCS2的频率，且控制电路202还控制第一频率锁定电路204使第一时钟讯号 CS,逐渐被锁定至频率不同于第一参考时钟讯号RCSi的第四参考时钟讯号 RCS4。藉由上述方法，可利用同一频率锁定电路将与其对应的时钟讯号锁定 至不同的参考时钟讯号，可使系统较有弹性且大幅减少电路所须面积，而 且，藉由在需要时才启动频率锁定电路的机制，可减少系统的不必要功率 消耗以及负担。须注意的是，频率合成器200的操作不需要完全遵守上述的操作。举 例而言，当选择电路210选择第一时钟讯号CS!为输出时钟讯号OCS时，控 制电路202可仅控制第二频率锁定电路206使第二时钟讯号CS2逐渐被锁定 至第二参考时钟讯号RCS2，亦可同时控制第二频率锁定电路206以及第三 频率锁定电路208使第二时钟讯号CS2和第三时钟讯号CS3分别逐渐被锁定 至第二参考时钟讯号RCS2以及第三参考时钟讯号RCS3。也就是说，当多个 时钟讯号CSh CS2、 CS3其中之一被选择电路210选择为输出时钟讯号OCS少一个逐渐将其对应的时钟讯号锁定至对应的参考时钟讯号。而其锁定时 间与欲锁定的数目，可视系统需求或使用者的需要而决定本文档来自技高网...

【技术保护点】
一种频率合成器，包含：　多个频率锁定电路，用以分别依据多个参考时钟讯号来锁定多个时钟讯号并输出所述时钟讯号；　一选择电路，耦接于所述频率锁定电路，用以自所述时钟讯号中选择一特定时钟讯号作为一输出时钟讯号，其中所述频率锁定电路中的 一特定频率锁定电路锁定该特定时钟讯号；以及　一控制电路，耦接于该多个频率锁定电路以控制所述频率锁定电路，其中当该选择电路选择该特定时钟讯号来作为该输出时钟讯号的期间，该控制电路会控制该特定频率锁定电路以外的其它所述频率锁定电路中至少一 频率锁定电路来同时依据另一参考时钟讯号以锁定另一时钟讯号。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘仁杰，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]