用于改善杂散性能的具有可变基准频率的直接数字合成器制造技术

具有有限的分辨率的延迟线中产生的量化误差的改善。包含数控振荡器（ＮＣＯ）和数字相位转换器（ＤＰＣ）的直接数字合成器（ＤＤＳ）设置在锁相环（ＰＬＬ）的反馈环中。ＤＤＳ用作压控振荡器（ＶＣＯ）频率的小数分频器，以使得ＤＤＳ的基准频率可变。然后可以调节由ＤＤＳ延迟线提供的边缘的对齐。通过使用独立可调的延迟元件，减小了在ＤＤＳ延迟线中的失配误差。

【技术实现步骤摘要】
【国外来华专利技术】用于改善杂散性能的具有可变基准频率的直接数字合成器
技术介绍
杂散性能经常是一种在直接数字合成器(DDS)中获得的有挑战 性的技术规格。基于数字模拟转换器(DAC)的DDS受DAC的分辨率 限制，且基于数字时间转换器(DTC)的系统受在输出抽头的延迟线 中可获得的分辨率和误差限制。DTC系统的杂散性能的改善取决于利 用输出抽头延迟线的增加的精度和分辨率来克服问题。抽头延迟线的分辨率由在输出抽头的延迟线中使用的最小延迟元 件来确定，且经常受工艺技术限制。例如，以lGHz工作的具有32抽头 的延迟线将具有周期除以抽头数或者lns/32^31.25ps的分辨率。存在通 过使用其它的配置，诸如差分延迟线或者锁住多个波长来改善分辨率 的方法。然而，为了实用目的，抽头延迟线将不会具有无限的分辨率。 有限的分辨率将限制DDS输出设置边缘的精度。该现象被称作量化误 差且其导致了在输出中的杂散频率分量。杂散(spurs)的另一个源由延迟线中的失配误差而产生。在集成 电路中不可避免的晶体管之间的失配误差将穿过延迟线引起不等的延 迟，且在DDS的输出的边缘设置中引起误差。附图说明在所附权利要求中特别地提出了认为是新颖的本专利技术的特征。然 而，通过参考本专利技术的下列详细的描述，将会很好地理解，本专利技术本 身，不论是构成还是操作的方法，以及其目标和优点，其中本专利技术的 下列详细的描述结合下列附图描述了本专利技术的某些实施例图l为根据现有技术的，具有数字相位转换器的直接数字合成器的 框图。图2为根据某些实施例所用的，锁相环反馈环中的直接数字合成器 的框图。图3为根据某些实施例所用的，具有4比特调整的延迟线输出反相器的示例性示意图。图4为描绘根据某些实施例所用的，对于一个补偿的输出缓冲器的 延迟对调整步长的示例性曲线图。图5为根据某些实施例所用的，在每个抽头的输出上具有可调缓冲 器的延迟线的示例性框图。图6为根据某些实施例所用的，在交叉耦合的延迟线中的一个延迟 级的示例性示意图。具体实施例方式根据某些实施例，呈现了为了改善的杂散性能而具有可变基准频 率的直接数字合成器的多种示例性框图、电路以及方法。考虑到下列描述，本领域技术人员会想到这些说明性的示例性实 施例的许多变形、等同物以及置换。所使用的特定的例子不应被认为 是限定本专利技术的范围。例如，使用本专利技术的技术和结构，可公式化分 立电路实现和集成电路实现，以及其混合方法。虽然本专利技术容许有许多不同形式的实施例，但在附图中示出且在 这里将以详细的特定实施例描述，但是应理解本公开被认为是作为本 专利技术的原理的例子而不意在将本专利技术限制到示出的以及描述的特定实 施例。在下列描述中，相似的附图标记可用于描述数个附图中的相同 的、相似的或者相对应的部分。对该文献来说，装置的确切的机械和电子参数对本专利技术的理解是 不重要的，且在不偏离本专利技术精神和范围的前提下，可以使用许多不 同类型的电子和机械组件。 一个例子为在电路中使用的组件，就值、 组成材料、额定功率，以及物理尺寸而言可以不同。该文献仅仅通过例子使用概括的描述。在不偏离本专利技术精神和范围的前提下，对这些 组成项的许多变形是可能的。还没有已知的先前通过修改与输出频率同步的基准频率，来最小 化延迟线中的量化误差的尝试。先前，失配误差通过在数字块内高频 振动抽头选择来解决。U.S.专禾U 4409564 ( Pulse Delay Compensation for Frequency Synthesis (频率合成的脉冲延迟补偿))描述了具有小数分频器的锁相 环(PLL)，且呈现的方案没有提供直接数字合成器(DDS)的任何益 处，诸如改善的调谐范围和减少的锁定时间。参考图1，其为根据现有技术的具有数字相位转换器的DDS的框 图100。DDS 115的数字相位转换器DPC 125可以由抽头的延迟线组成， 其输出根据来自数控振荡器NCO 120的指令，被装配成输出频率Fout 110。将NCO 120的输出130路由到DPC 125的输入，且将基准频率 105路由到DPC 125的另一输入。如所示出的基准频率105也是NCO 120的输入。NCO 120可以由累加器功能组成，其溢出表示来自DPC 125 的期望的相位。多个DPC (未示出)可以用于提供多个独立的输出信 号Fout 110。抽头延迟线的分辨率由用在抽头延迟线中的最小延迟元件 来确定，且经常受工艺技术的限制。例如，在lGHz工作的具有32抽 头的延迟线将具有周期除以抽头数或者lns/32 = 31.25pS的分辨率。存 在通过使用如差分延迟线或者锁住多个波长的其它的配置，来改善分 辨率(未示出)的方法。然而，为了实用目的，抽头延迟线将不会有 无限的分辨率。有限的分辨率将限制DDS 115 Fout 110设置边缘的精 度。该现象被称作量化误差且其导致了在输出Fout 110中的杂散频率杂散的另一个源由延迟线组件中的失配误差而产生。在集成电路 中不可避免的晶体管之间的失配误差将穿过延迟线引起不等的延迟，且在DDS的输出，在边缘设置中引起的误差。参考图2，其为根据本专利技术的某些实施例所用的，在PLL反馈环中 的DDS的框图200。本专利技术覆盖了至少两个实施例中具体实现的多种解 决方法，所述两个实施例用于减小使用数字相位转换器的DDS的输出 的杂散电平。第一方法解决了在具有有限的分辨率的延迟线中产生的 量化误差。鉴相器215具有两个输入，基准频率205和反馈信号240。将 鉴相器输出245路由到低通滤波器220的输入。将低通滤波器输出245路 由到VC0 225的输入。将VCO输出235路由到DDS 230的输入。期望的 输出为DDS输出210。最小化量化误差的一种方法是在PLL的反馈环中 使用DDS 230。该思想是将DDS 230用作小数分频器，使用反馈信号240 以高分辨率来调谐PLL 200。最终的目标是调谐PLL 200，使得对于给 定的RF输出频率，最小化量化误差。例如，如果PLL 200基准频率205 为lGHz， DDS 230的请求的RF输出可要求时间迁移落在两个可用的抽 头位置之间。如果轻微调节PLL，则通过保证RP输出的所需的迁移直 接落在可用的抽头延迟时间上，可减小量化杂散。用于确定调节的算法如下PLL频率的校正二 (归一化的量化误差)X (Fout) + 白于0《<1，将量化归一化到l:例如，如果Fref二lGHz且Fout二480MHz，那么N二2且R二0.08333。 量化误差e为最近的抽头(在这种情况下为抽头3)与0.0833的R值之间 的差。对于32抽头的延迟线0,0833 = (101041632所以新的PLL基准频率为F f - le9 + (f F細)二+(0,01M16'膽te6)=服,004御9e9 需要调谐的PLL 200频率的最大范围由最大可能的量化误差乘以最大可能的输出频率来确定。例如，最大量化误差为抽头延迟的一半或者1/64。如果最大PLL频率为lGHz，贝UPLL的调谐范围需要至少为 15.6MHz。由于VCO频率是PLL频率的两倍，所以以在工业中可用的 VCO，这是容易获得的。量化杂散可以被最小化的程度取决于能够调谐PLL的频率分辨 率。例本文档来自技高网...

【技术保护点】
一种具有最小的量化误差的延迟线，包括：　延迟线，操作以接受从可变频率源输入的延迟线频率且产生具有固定的可选数量的时间延迟的延迟线频率输出，　其中，能够调节所述可变频率源的频率以最小化所述延迟线频率输出的量化误差。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：尼古拉斯G卡法罗，托马斯L格拉迪沙尔，罗伯特E施滕格尔，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]