一种高阶ΣΔ噪声整形直接数字频率合成器制造技术

一种高阶∑Δ噪声整形直接数字频率合成器，包括：一相位累加器、高阶∑Δ噪声整形内插器、正弦或余弦查询表、数模转换器和低通滤波器，其中高阶∑Δ噪声整形内插器包括整形累加器和延迟电路；外部Ｎ位频率字输入到相位累加器，相位累加器的输出连接到整形累加器；整形累加器的输出分为作为正弦或余弦相位值的高ｐ位和作为被截断的低Ｎ－ｐ位；其中低Ｎ－ｐ位输出连接到延迟电路，延迟电路运算输出又返回连接到整形累加器；整形的相位值输出连接到正弦或余弦查询表，正弦或余弦查询表的输出再连到数模转换器的输入，最后数模转换器的输出连到低通滤波器的输入。

【技术实现步骤摘要】

本专利技术涉及一种用于提高输出信号动态特性的高阶∑Δ噪声整形直接数字频率合成器。
技术介绍
直接数字频率合成器(DDFS)是一种重要的低成本高分辨率频率合成方法。与基于锁相环的合成器不同，DDFS与数字CMOS工艺完全兼容，常被嵌入基带ASIC收发机。虽然DDFS问世已经很多年，但由于数字逻辑电路和数模转换器性能的限制，只能被应用与窄带频率合成。最近随着数字逻辑电路和数模转换器技术的改进，DDFS已经成为宽带频率合成的主流。如图1所示，传统的DDFS包括一个基于输入频率字10生成相位值的相位累加器20。DDFS应用查寻正弦或余弦查询表30的方式把相位值转换成正弦幅值，它的宽度受限于数模转换器40的分辨率。加在数模转换器40后面的抗尖峰滤波器50将滤除掉在数据转换过程中的毛刺噪声。但是DDFS本身的结构决定了其输出信号中存在大量的杂波，这些杂波的来源包括作为正弦表地址的相位累加位20的截断噪声，存储在查询表30中的采样幅值截断噪声，数模转换器50的噪声和时钟的相位噪声。其中又以相位截断带来的影响最为严重。由于DDFS本身的周期性，导致了相位截断的过程也是周期性的，由此引入的相位截断噪声在某些频率点上非常明显。目前为止，已经提出了多种抑制相位截断噪声的方法。最直接的方案就是增加相位字的长度，但会导致合成器硬件的急剧增加。而且随着相位字的增加，相位累加器20的位数也随之增加，这样将影响相位累加器20累加的速度。
技术实现思路
本专利技术的目的在于，提供一种用于改善输出信号动态特性的高阶∑Δ噪声整形直接数字频率合成器(DDFS)，消除了由于相位截断所造成的量化噪声。这种方法已经被MATLAB仿真验证，并在芯片上实现。实验芯片的测试结果显示与没有加高阶∑Δ噪声整形内插器的DDFS相比，无寄生信号的动态范围(SFDR)提高了10dB，而芯片面积基本没有增加。该专利技术也能够在不降低SFDR的情况下减少DDFS的ROM面积，而ROM占整个DDFS面积的很大部分。本专利技术是一种高阶∑Δ噪声整形直接数字频率合成器，包括一相位累加器、高阶∑Δ噪声整形内插器、正弦或余弦查询表、数模转换器和低通滤波器，其特征在于，其中高阶∑Δ噪声整形内插器包括整形累加器和延迟电路；外部N位频率字输入到相位累加器，相位累加器的输出连接到整形累加器；整形累加器的输出分为作为正弦或余弦相位值的高p位和作为被截断的低N-p位；其中低N-p位输出连接到延迟电路，延迟电路运算输出又返回连接到整形累加器；整形的相位值输出连接到正弦或余弦查询表，正弦或余弦查询表的输出再连到数模转换器的输入，最后数模转换器的输出连到低通滤波器的输入。其中相位累加器为16位累加器。其中，该高阶∑Δ内插器为4阶或4阶以上。其中的整形累加器为16位累加器，其中高8位输出作为正弦或余弦的相位值，而低8位经过延迟电路重新返回到整形累加器进行累加。其中的整形累加器为16位累加器。其中高8位输出作为正弦或余弦的相位值，该相位值连接到正弦或余弦表。其中正弦或余弦表为输入8位地址，输出12位幅值的正弦或余弦表。其中数模转换器为12位数模转换器。其中低通滤波器为抗尖峰低通滤波器。附图说明为进一步说明本专利技术的
技术实现思路
，以下结合实例及附图详细说明如下，其中图1是传统数字直接频率合成器的结构框图；图2是本专利技术增加了高阶∑Δ整形内插器的数字直接频率合成器的结构框图；图3是设计的一个4阶∑Δ整形内插器的实例。图4是设计的一个5阶∑Δ整形内插器的实例。图5是结合图2和图3的结构设计的一个直接数字频率合成器的芯片照片。图6a、b是集成与不集成∑Δ整形的合成频率的频谱特性的对照图。具体实施例方式根据图1，一个理想的直接数字频率合成器的输出可以表示为Aout=Asin(2πWt2nTclk)=Asin(2πWi2n)]]>其中A是数模转换器的满幅度输出值，时间变量t＝Tclki。这里的输出是理想的正弦波，然而由于以下原因输出波信号中必然存在噪声干扰。1、合成器步长为fclk/2n。为了获得较高的频率分辨率，通常使用较长位数的累加器，例如16位。然而大的累加器需要大的以2n为地址的查询表。这样ROM查询表就占据了整个DDFS面积的主要部分。为了减少ROM查询表的面积，相位值在被用到查询表地址之前通常被截断一部分。这个截断将引入量化噪声，这个量化噪声可以被描述成一个线性的噪声加到正弦波的相位上。由相位截断引入的信噪比SNRp＝6.02p-3.992dB，其中p是相位字的宽度。2、ROM查询表的输出值宽度受到数模转换器的位数的限制。仅用有限宽度的字节来表示正弦波必然引入量化噪声叠加到输出的信号上。与相位截断噪声相似，由于有限的输出幅值宽度引入的信噪比SNRA＝6.02D+1.76dB，其中D是数模转换器的分辨率。考虑到由于相位截断ep产生的量化噪声和幅值截断(有限的ROM值宽度)eA，假设相位量化噪声远小于相位，这完整的DDFS输出可以表示为Aout=Asin(2πWi2n+ep(i))+AeA(i)≈Asin(2πWi2n)+Aep(i)cos(2πWi2n)+AeA(i)]]>因此可以看出，相位噪声被输出信号的积分在幅值上调制了。上述方程提供了一个简单的DDFS输出和量化噪声模型。为避免在数据转换过程中出现重叠，合成出来的频率要小于DDFS的时钟频率。因此在DDFS中存在过采样，这就为噪声整形提供了可能。噪声整形可以把相位噪声转移到高频区域，方便低通滤波器滤除。请参阅图2，本专利技术一种高阶∑Δ噪声整形直接数字频率合成器，包括一相位累加器20、高阶∑Δ噪声整形内插器21、正弦或余弦查询表30、数模转换器40和低通滤波器50。其中高阶∑Δ噪声整形内插器21包括整形累加器22和延迟电路23；外部N位频率字输入到相位累加器20，相位累加器20的输出连接到整形累加器22；整形累加器22的输出分为作为正弦或余弦相位值的高p位和作为被截断的低N-p位；其中相位累加器20为16位累加器；该高阶∑Δ内插器21为4阶或4阶以上；其中的整形累加器22为16位累加器，其中高8位输出作为正弦或余弦的相位值，而低8位经过延迟电路重新返回到整形累加器进行累加；其中低N-p位输出连接到延迟电路23，延迟电路23运算输出又返回连接到整形累加器22；整形的相位值输出连接到正弦或余弦查询表30，正弦或余弦查询表30的输出再连到数模转换器40的输入，最后数模转换器的输出连到低通滤波器50的输入；其中的整形累加器22为16位累加器；其中高8位输出作为正弦或余弦的相位值，该相位值连接到正弦或余弦表，其中正弦或余弦表为输入8位地址，输出12位幅值的正弦或余弦表。其中数模转换器40为12位数模转换器。其中低通滤波器50为抗尖峰低通滤波器。再请参阅图2所示，累加器把接收的用于产生对应合成频率的数字频率字累加成一个N位的数字值，这N位的数字值中的高p位作为正弦或余弦的相位值，而低N-p位经过延迟电路重新返回到累加器进行累加。延迟电路的传递函数是1-(1-Z-1)n，其中n是∑Δ噪声整形内插器的阶数。经过低N-p位的延迟运算和返回重新累加，修正作为正弦或余弦的相位值的高p位本文档来自技高网...

【技术保护点】
一种高阶∑Δ噪声整形直接数字频率合成器，包括：一相位累加器、高阶∑Δ噪声整形内插器、正弦或余弦查询表、数模转换器和低通滤波器，其特征在于，其中高阶∑Δ噪声整形内插器包括整形累加器和延迟电路；外部Ｎ位频率字输入到相位累加器，相位累加器 的输出连接到整形累加器；整形累加器的输出分为作为正弦或余弦相位值的高ｐ位和作为被截断的低Ｎ－ｐ位；其中低Ｎ－ｐ位输出连接到延迟电路，延迟电路运算输出又返回连接到整形累加器；整形的相位值输出连接到正弦或余弦查询表，正弦或余弦查询表的输 出再连到数模转换器的输入，最后数模转换器的输出连到低通滤波器的输入。

【技术特征摘要】

【专利技术属性】
技术研发人员：倪卫宁，石寅，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：11[中国|北京]