扩展同步时钟制造技术

一种芯片，包括：　　　　第一ＰＬＬ，基于参考时钟信号产生第一时钟信号；　　　　第二ＰＬＬ，基于所述参考时钟信号产生第二时钟信号，所述第二时钟信号将与所述第一时钟信号同步。

【技术实现步骤摘要】

本专利技术涉及产生时钟信号的方法和电路。
技术介绍
芯片的第 一 区域中的时钟源可用于提供芯片的不同区域中、甚 至芯片外的扩展时钟，以实现同步数据传送。例如，在存储控制器 中，通常从来自存储控制器的主时钟产生芯片外存储器的系统存储 器时钟。参照图1， 一般性地示出用于产生扩展时钟的电路。它包括接收时钟参考信号(REF CLK)并从其中产生驱动时钟树104的输出时 钟信号的锁相环(PLL) 102。 PLL 102还通过扩展反馈通路107接 收从时钟树104的下游的时钟输出分支的反馈信号，以相对于参考 时钟跟踪输出时钟信号。(反馈通路107称作"扩展的"，因为它 由于时钟树104的鲁棒性而比较长。)输出时钟信号通过动时钟驱 动器106来驱动，并且作为扩展时钟信号(EXT CLK)提供。然而， 对于比较长并且最接近时钟树107的反馈通路107, CLK信号可能 有噪声且易于抖动，其会转移到扩展时钟信号。这对于用于系统存 储器时钟的扩展时钟信号来说尤其是个问题。图2示出用于驱动本地时钟树以及通过I/0接口 211向芯片外存 储设备提供系统存储器时钟的存储控制器核心201中的时钟发生器 的框图。在存储控制器核心201中具有PLL 202。 PLL 202接收参考 时钟(REFCLK)，并且首先从其中产生主时钟信号(HostCLK)， 然后输出给第一和第二域204A、 204B中的时钟树。输出时钟负载(包括时钟树)相互匹配。提供从第一域时钟树204A返回到PLL 202的 扩展反馈通路207,以相对于REF CLK信号跟踪Host CLK信号。Host CLK信号还驱动触发器207A、 207B和判定逻辑209，以通过数据触 发器213和数据驱动器216向IO接口 211传送数据(图中未显示)。 还通过动时钟驱动器218来驱动Host CLK信号，以提供Host CLK 信号的扩展形式(EXT Host CLK)。因此，MC核心PLL 202产生系统存储器时钟以及用作系统存储 器时钟的源的主时钟。这简化了存储控制器与系统存储器接口之间 的时序关系，但是反馈从时钟树的下游分支(可能比较大)，存储 控制器核心中的任何低频噪声可能影响PLL的行为并转而影响系统 存储器时钟的质量。但是，更大的问题是，高频噪声还影响系统存 储器时钟，从而难以满足诸如抖动等性能要求。因此，可能需要一种改进的扩展时钟解决方案。
技术实现思路
根据本专利技术的一个方面，提供了一种芯片，包括第一 PLL， 基于参考时钟信号产生第一时钟信号；第二 PLL，基于所述参考时 钟信号产生第二时钟信号，所述第二时钟信号将与所述第一时钟信 号同步。根据本专利技术的另一方面，提供了一种存储控制器，包括根据 参考时钟信号产生的存储控制器主时钟；以及IO接口，具有基于所 述参考时钟信号由PLL产生的系统存储器时钟，所述PLL具有所述 系统存储器时钟的本地反馈通路，所述系统存储器和主时钟将相互 进行同步。根据本专利技术的再一方面，提供了一种系统，包括(a) 微处 理器，包含基于参考时钟信号产生第一时钟信号的第一 PLL，基于 所述参考时钟信号产生第二时钟信号的第二 PLL，所述第二时钟信 号将与所述第一时钟信号同步；(b)天线；以及(c)无线接口，连接到所述微处理器并连接到所述天线，以将所述^L处理器在通信 上链接到无线网络。附图说明本专利技术的实施例通过附图、作为示例而不是限制来进行说明， 附图中，相同的附图标记表示相同的要素。图1是PLL时钟发生器的框图。图2是提供外部系统存储器时钟的存储控制器核心中的传统时 钟发生器的框图。图3是根据一些实施例具有扩展同步时钟的时钟发生器的框图。图4是根据一些实施例具有扩展系统存储器时钟的存储控制器 中的时钟发生器的框图。图5是根据一些实施例具有带扩展时钟的存储控制器的微处理 器的计算机系统的框图。具体实施例方式图3是从PLL 102产生的源时钟产生扩展时钟的电路的框图。PLL 102产生源时钟(来自参考时钟(REF CLK)的CLK1 ),并驱动时 钟树负载104。它具有将时钟树104上的输出回连到PLL 102的扩展 反馈通路107，以相对于参考时钟信号对它进行跟踪。(应当理解， 根据特定设计，可从时钟树中或者在它之前分支反馈。)电路还包括同步器305和独立的第二PLL (PLL2) 303,以产生 如图所示通过时钟驱动器106驱动的扩展时钟信号(CLK2)。第二 PLL 303具有将其输出时钟(CLK2)回送到其输入的本地反馈通路， 以相对于提供给第二 PLL 303以及提供给第一 PLL 102的参考时钟 信号(REF CLK)对输出时钟进行跟踪。("本地"反馈通路表示 例如足够短的屏蔽的和/或远离有问题的噪声源以允许第二 PLL产生 具有足够质量的时钟信号的反馈通路。)因此，第一和第二 PLL产生公共参考时钟的副本，但是，其中的第二 PLL的副本比第一 PLL 的副本"更清洁"。将第一 (源)和第二时钟提供给相位同步器305，以使它们相互 同步。在所述实施例中，相位同步器控制第二 PLL 303以^吏第二时 钟(CLK2)与源时钟同步。但是应当理解，它可能通过第二时钟的 通路中的任何适当电路来控制第二时钟的相位。另外，在一些实施 例中，第二PLL 303可通过与第一PLL 102隔离的电源供电，这可 进一步从第二时钟信号中减小噪声和/或抖动。因此，在驱动器106的输出端，提供第一时钟信号的扩展形式。 该信号可在距第一 PLL 102较远处提供，并仍然比较清洁且具有降 低的抖动，而不会遇到时钟树104可能很大并有噪声的情况。图4示出从存储控制器中的主时钟产生系统存储器时钟的电路 的框图。存储控制器包含核心部分201以及可能离核心201较远的10 接口部分211。(注意，存储控制器可能是较大的集成电路(如微处 理器)的一部分，或者可能是更专用的芯片(如存储控制器或图形 存储控制器芯片)的一部分。)第一 PLL 202包含在核心部分201 中，以根据参考时钟(REFCLK)产生HostCLK。在所述实施例中， Host CLK信号驱动第一和第二域中的匹配时钟树负载204A、 204B。 Host CLK通过扩展反馈通路207从时钟树负载之一 (在所述实施例 中为时钟树204A)的输出端反馈到PLL 202，使得它可相对于参考 时钟跟踪Host CLK。Host CLK还被提供给数据触发器207A 、 207B、判定逻辑209 以及提供给数据触发器215，以实现存储控制器与存储器(例如芯片 外)之间通过IO接口 211的数据传送。注意，为了易于理解，该附 图简化了时钟树负载和数据传送细节。PLL 202可能驱动仅一个域中 或多个域中的时钟负载，并且可根据所实现的协议(例如DDR、 DDR2、 PCI EXP等)以及根据特定设计考虑，以任何适当方式来实 现数据传送的特定情况。电路还包括第二PLL 403，以产生用作系统存储器时钟的扩展主 时钟信号(EXT Host CLK)。它经由本地反馈通路接收参考时钟信 号(REFCLK)和反馈给它的EXT Host CLK信号作为输入，以相对 于参考时钟跟踪EXT Host CLK。它还本文档来自技高网...

【技术保护点】
一种芯片，包括：第一ＰＬＬ，基于参考时钟信号产生第一时钟信号；第二ＰＬＬ，基于所述参考时钟信号产生第二时钟信号，所述第二时钟信号将与所述第一时钟信号同步。

【技术特征摘要】

【专利技术属性】
技术研发人员：N·杜尔，J·H·萨尔蒙，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US