在随后的Ｂ个周期中，第二分频信号（ｆＡ）被维持在低电平，并且第三分频信号（ｆＢ）被维持在高电平。根据从∑Δ调制器（８）输出的伪随机值的符号，如果所述伪随机值为负值则三模预定标器（１３）具有分频值（Ｍ－１），并且如果所述伪随机值为正值则三模预定标器（１３）具有分频值（Ｍ＋１）。然后，分频值变成Ｍ。在比较分频器（４）中获得包括伪随机值（Ｂｘ）的分频值（ＭＮ＋Ａ＋Ｂｘ）。通过使用包括负值的伪随机数自身的∑Δ调制，可实现分数分频操作。
【技术实现步骤摘要】
本申请涉及一种采用SA调制的分数分频器PLL设备，更具体地，涉及 响应于从ZA调制器输出的输出信号对分频值进行设置。
技术介绍
日本专利公开No.2004-80404中公开的PLL电路在图8中示出。该 PLL电路用作分数NPLL频率合成器(分数分频器PLL设备)，其中构成 PLL组的比较分频器的分频值是分数。ZA调制器80被馈送比较信号fp。然后SA调制器80通过将比较信号fp 用作时钟信号来操作，以将伪随机数的比特数据流作为输出信号prs输出 到加法器90。例如，如果SA调制器80具有三阶(three-order)电路配置， 则输出信号prs变为在-3到+4之间变化的随机数。加法器90被馈送固定分频值N。然后，加法器90将输出信号prs加 到固定分频值N，并且输出该结果到比较分频器40。比较分频器40使用 在N-3到N+4之间变化的分频值执行分频操作。这里，从SA调制器80输出的输出信号prs是包括正负值以及其间的值 0的随机数。比较分频器40的分频值根据这个随机数进行算术运算。在此 情况中，如果输出信号prs是具有正极性和负极性二者的随机数，则该算 术运算不可避免地变得复杂。这是因这样的事实所致，即根据这些随机数 同时需要加法运算和减法运算的事实。这里，设置加法器90并且其适合 于将固定分频值N与输出信号prs相加。结果，能够仅输入正值到比较分 频器40，因而有助于简化算术运算。加法器90通过将固定分频值N用作 偏移值，将在负值和正值上伸展的输出信号prs移位到非负的随机值。
技术实现思路
提供一种分数分频器PLL设备及其控制方法，其能够减少待设置的参数数量，从而增强使用的便捷性并有助于简化电路设置。提供一种装备有i:A调制器的分数分频器PLL设备，该ZA调制器输出0 值或者正或负整数值的伪随机数，并且这些值的平均值为预定的分数值， 其中该分数分频器PLL设备包括三模预定标器(three-modulus prescaler) 和分数分频控制单元，该三模预定标器具有设置分频值，以及通过将该设 置分频值增加或者减少士N而获得的分频值-N和分频值十N，该分数分 频控制单元在与所述伪随机数的绝对数值相应数目的周期内输出三模预定 标器的输出信号的时间段期间，如果所述伪随机数是负值则向三模预定标 器指示分频值_ N，并且如果所述伪随机数是正值则指示分频值+N。根据本实施例的一种对使用SA调制的分数分频器PLL设备的控制方 法，该2A调制输出0值或者正或负整数值的伪随机数，并且这些值的平均 值是预定的分数值，其中该控制方法包括如下的两个步骤在与所述伪随 机数的绝对数值相应数目的周期中输出三模预定标器的输出信号的时间段 期间，如果所述伪随机数为负值则将三模预定标器的分频值设置为通过从 设置分频值中减去N分频而获得的分频值的步骤，以及在与所述伪随机数 的绝对数值相应数目的周期中输出三模预定标器的输出信号的时间段期 间，如果所述伪随机数为正值则将三模预定标器的分频值设置为通过向该 设置分频值添加N分频而获得的分频值。当结合附图阅读本公开的以上及其他新颖特征时，根据以下的详细说 明它们将更加充分清楚。然而应明显理解的是，附图仅用于说明性目的而 非意欲作为对本公开的限制的定义。附图说明图1是示出本申请的实施例的电路框图； 图2是示出ZA调制器的例子的电路框图； 图3是示出帕斯卡三角形的视图； 图4是示出SA调制器的输出信号的视图； 图5是示出比较分频器的例子的视图；图6是示出三模预定标器的分频值的设置的视图； 图7是示出比较分频器的操作时序图的视图；以及 图8是
技术介绍
的电路框图。具体实施方式在下文中将参考图1到图7具体地说明根据本申请的分数分频器PLL设备及其控制方法的实施例。近年来，PLL设备正在被应用于各种各样的领域，主要集中在移动通 信中的无线通信领域等。更具体地，在诸如便携式电话等之类的移动通信 领域中载波频率的有效利用构成了一个非常重要的问题，并且需要在高速 频率之间切换。这导致一种需求，即降低代表频率切换时间的锁定(lockup) 时间。需要极好的C/N特性来确保正常的通信质量并且需要抑制寄生 信号的产生。为了满足这些需求，提供一种采用SA调制的分数分频器PLL设备。 作为使用分数分频操作的结果，分频值通过i:A调制随机地改变，由此寄生 抑制特性得到改善，并且高速锁定时间特性被保证。图1示出根据本申请采用ZA调制的分数分频器PLL设备的实施例。振 荡器1用作使用晶体振荡器等的参考时钟信号输出电路。从振荡器1输出 的参考时钟信号被输入参考分频器2。参考分频器2由计数器电路构成并 且适合于根据预定分频值分频参考时钟信号。在参考分频器2中被分频的 参考时钟信号被作为参考信号fr输出，并且输入到相位比较器3。待从比较分频器4输出的比较信号也被输入到相位比较器3。相位 比较器3输出与参考信号fr和比较信号^之间的频率差和相位差对应的脉 冲信号，并且输出该信号到电荷泵电路5。电荷泵电路5基于输入其的脉冲信号输出电压信号。该输出的电压信 号被输入低通滤波器(LPF) 6。这里，从电荷泵电路5输出的电压信号用 作脉冲分量叠加在直流分量上的信号。该直流分量根据脉冲信号的频率波 动而改变，并且该脉冲分量基于脉冲信号的相位差而改变。低通滤波器(LPF) 6使输入其的电压信号平滑以将除去了高频分量的信号输出到压控振荡器(VCO) 7。压控振荡器(VCO) 7将输入其的 信号转换为具有与信号电压对应的频率的信号，并且输出该结果作为输出 信号fout。该输出信号fout被输出到外部电路和比较分频器4。比较分频器4具有如随后参考图5说明的电路配置。根据从2A调制器 8以伪随机数输出的输出信号prs调整分频值。比较分频器4基于经调整的 分频值对输入其的输出信号fout执行分频，并且输出比较信号*。SA调制器8被馈送比较信号*，并且将比较信号*用作时钟信号来 执行2A调制操作。待从i:A调制器8输出的输出信号prs用作显示伪随机数 (包括符号)的信号。该信号具有与构成SA调制器8的电路的级 (degree)对应的比特宽度。例如，如果ZA调制器8具有3级电路配置， 则待输出的伪随机数具有-3到+4的范围。输出信号prs被配置为一个比特 的符号位S和两个比特的数值位序列Dl和D2。在实施例的分数分频器PLL设备中(图1)，包括符号并且从SA调制 器8输出的输出信号prs被直接输入比较分频器4，由此分频值被调整。待 输入到比较分频器4的随机值不需要是通过给予偏移值而得到的不包括负 值的随机值。图2示出ZA调制器的例子。这表示三阶电路配置的例子。SA调制器8 由三个积分器9a到9c、六个微分器10a到10f以及加法器11构成。SA调制器8的分子值F从外部设备(未示出)输入到积分器9a。积分 器9a根据时钟信号fp累加输入值F，并且当其累加值变得大于分母值 (模值)Q时，其输出溢出(over-flow)信号OVFa。溢出之后，积分器 9a从累加值中减去分母值Q，并且继续输入值F的累加。分母值(模值)Q是这样的数值，由构成积分器9a的n比特位序列表 示并且在2n被设置。分子值F由关于分母值Q的幂值n的(n-l)比特的 数字信号输入。积分器9本文档来自技高网...
【技术保护点】
一种装备有∑Δ调制器的分数分频器锁相环设备，该∑Δ调制器输出０值或者正整数值或负整数值的伪随机数，并且这些值的平均值是预定的分数值，所述设备包括： 三模预定标器，具有设置分频值，和通过将所述设置分频值减少或者增加±Ｎ而获得的分频值－Ｎ和分频值＋Ｎ；以及 分数分频控制单元，在与所述伪随机数的绝对数值相应数目的周期内输出所述三模预定标器的输出信号的时间段期间，如果所述伪随机数是负值则该分数分频器控制单元向所述三模预定标器指示所述分频值－Ｎ，并且如果所述伪随机数是正值则该分数分频器控制单元向所述三模预定标器指示所述分频值＋Ｎ。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：长谷川守仁，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]
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