一种合路器与驱动器融合的串口发射机制造技术

本发明专利技术提供一种合路器与驱动器融合的串口发射机。包括：选择单元组以及负载；选择单元组包括：2个及以上选择单元；选择单元包括：2个及以上能实现开关的单元器件，单元器件一般为2的偶数倍；负载一端连接选择单元组的输出端，同时连接到信道上，负载的另一端与供电电源相连；选择单元之间、单元器件之间均采用并联结构。本发明专利技术消除了高速数据节点，缓解了寄生电容造成的带宽限制，提升了传输速度；同时本发明专利技术不需要依赖电感峰化等带宽扩展技术，减小了面积消耗；不依赖先进工艺提升带宽，为挖掘低成本工艺的高速传输潜力提供了技术手段。成本工艺的高速传输潜力提供了技术手段。成本工艺的高速传输潜力提供了技术手段。

【技术实现步骤摘要】
一种合路器与驱动器融合的串口发射机


[0001]本专利技术涉及电路设计和数据传输
，特别涉及一种合路器与驱动器融合的串口发射机。

技术介绍

[0002]发射机是高速串行接口的重要组成部分，主要由合路器和驱动器组成。图1给出了传统发射机的架构，低速并行信号经过合路器MUX，转换为一路串行信号，然后由驱动器Driver发送到信道上。在合路器与驱动器之间存在着节点A，A点为高速节点，数据率与发射机整体的传输速率相当，而A点最高数据传输速度由带宽决定，带宽受寄生电容限制(主要包括驱动器输入栅极电容、合路器输出漏极电容)。随着摩尔定律走向极限，工艺进步对减小寄生电容的贡献越来越小，依赖先进制程提升传输速率的性价比越来越低。电感峰化等传统带宽扩展技术又面临面积消耗大的问题。

技术实现思路

[0003]基于此，为解决上述技术问题，本专利技术提供一种消除高速节点，缓解寄生电容限制带宽问题，减小面积消耗，实现低成本高速传输的发射机架构。
[0004]一种合路器与驱动器融合的串口发射机，包括：选择单元组以及负载；选择单元组包括：2个及以上选择单元；选择单元包括：2个及以上能实现开关的单元器件，单元器件一般为2的偶数倍；负载一端连接选择单元组的输出端，同时连接到信道上，负载的另一端与供电电源相连；选择单元之间、单元器件之间均采用并联结构。
[0005]在其中一个实施例中，单元器件还包括多相时钟产生器：单元器件的输入端均与多相时钟产生器相连，用于产生不同相位的时钟信号，实现与之相连的单元器件尾电流导通。
[0006]在其中一个实施例中，单元器件还包括NRZ信号输出端：单元器件输入端均与所述NRZ信号输出端连接，用于获取NRZ信号，通过所述多相时钟信号的控制，实现对应的输入NRZ信号的选通。
[0007]在其中一个实施例中，同一个选择单元内的单元器件产生的尾电流相等。
[0008]在其中一个实施例中，各选择单元尾电流的比值，通过不同的调制方式确定。
[0009]在其中一个实施例中，调制方式包括：当同一个选择单元内的单元器件有N个时，则输入N位并行信号，对应N个尾电流，通过N位并行输入到一位串行输出的转换，实现N:1的并串转换；其中，N为2个及以上。
[0010]在其中一个实施例中，根据尾电流比值确定选择单元在负载端叠加时的权重。
[0011]上述结构相对于传统发射机架构中先通过合路器完成并串转换，再经过驱动器不同，本专利技术中采用选择单元组和负载，通过时钟信号的控制，由选择单元完成并串转换，转换后的串行信号直接在负载端进行叠加，然后通过信道输出。本专利技术将合路器与驱动器融合，消除了高速数据节点，缓解了寄生电容造成的带宽限制，提升了传输速率；同时本专利技术
不需要依赖电感峰化等带宽扩展技术，减小了面积消耗；不依赖先进工艺提升带宽，为挖掘低成本工艺的高速传输潜力提供了技术手段。
附图说明
[0012]图1为传统发射机架构图；
[0013]图2为本专利技术提出的发射机架构原理图；
[0014]图3为一种适用于NRZ调制的电路形式具体实施例，其中(a)为电路图，(b)为时序图；
[0015]图4为一种适用于PAM
‑
4调制的电路形式具体实施例，其中(a)为电路图，(b)为时序图；
[0016]图5为一种适用于四位并行输入的PAM
‑
4调制的电路形式具体实施例，其中(a)为电路图，(b)为时序图。
具体实施方式
[0017]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0018]在一个实施例中，如图2所示，为本专利技术提出的发射机架构原理图；包括：选择单元组以及负载；选择单元组包括：2个及以上选择单元(sel1
‑
selM)；选择单元包括：2个及以上能实现开关的单元器件，单元器件一般为2的偶数倍；负载一端连接选择单元组的输出端，同时连接到信道上，负载的另一端与供电电源相连；选择单元之间、单元器件之间均采用并联结构。
[0019]在具体实施过程中，由M个选择单元组成选择单元组，每个选择单元内有N个单元器件，单元器件在N相时钟信号的控制下实现对应导通，导通的单元器件被选入到输出端；所以在N相时钟控制下，选择单元实现N位并行输入到一位串行输出的转换，然后M路串行输出在负载端RL处叠加，通过信道输出。本专利技术由选择单元完成并串转换(取代合路器)，负载端完成信号叠加(取代驱动器)，消除了波特率高速节点，从而解决了带宽受限的问题，缓解了寄生电容造成的带宽限制，提升了传输速率；其中，“M”、“N”为2及以上。由于将合路器与驱动器融合，消除了它们之间的高速节点，也不需要依赖电感峰化等带宽扩展技术，减小了面积消耗。同时，因为工艺进步为减小寄生电容的贡献越来越小，本专利技术不依赖先进工艺提升带宽，为挖掘低成本工艺的高速传输潜力提供了技术手段。
[0020]在一个实施例中，单元器件还包括多相时钟产生器：单元器件的输入端均与多相时钟产生器相连，用于产生不同相位的时钟信号，实现与之相连的单元器件尾电流导通。单元器件还包括NRZ信号输出端：单元器件输入端均与NRZ信号输出端连接，用于获取NRZ信号，通过多相时钟信号的控制，实现对应的输入NRZ信号的选通。同一个选择单元内的单元器件产生的尾电流相等。
[0021]值得说明的是，同一个选择单元内单元器件尾电流相等，尾电流的数量与单元器件数量一致，可以根据实际电路调整。所说尾电流为MOS管导通时输出的电流。
[0022]在一个实施例中，各选择单元尾电流的比值，通过不同的调制方式确定。调制方式
包括：当同一个选择单元内的单元器件有N个时，则输入N位并行信号，对应N个尾电流，通过N位并行输入到一位串行输出的转换，实现N:1的并串转换。根据尾电流比值确定选择单元在负载端叠加时的权重。
[0023]在具体的实施过程中，不同的调制方式可以理解为，在采用NRZ调制((Non
‑
Return
‑
to
‑
Zero，非归零码调制)时，不同选择单元尾电流之比为1：1
……
1，权重相等；在PAM
‑
4调制(Four Pulse Amplitude Modulation，四电平脉冲幅度调制)时，单元器件等分为MSB和LSB两类选择单元，MSB和LSB尾电流之比为2：1，实现将输入的NRZ信号合并成PAM
‑
4信号输出；同理，PAM
‑
8调制(Eight Pulse Amplitude Modulation，八电平脉冲幅度调制)时，单元器件等分为MSB1、MSB0、LSB三类选择单元，MSB1、MSB0、LSB尾电流之比为4：2：1；其他调制方式以此类推。
[0024]在一个实施例中，如图3所示，选择单元组本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种合路器与驱动器融合的串口发射机，其特征在于，包括：选择单元组以及负载；所述选择单元组包括：2个及以上选择单元；所述选择单元包括：2个及以上能实现开关的单元器件，所述单元器件一般为2的偶数倍；所述负载一端连接单元组的输出端，同时连接到信道上，所述负载的另一端与供电电源相连；所述选择单元之间、所述单元器件之间均采用并联结构。2.根据权利要求1所述的一种合路器与驱动器融合的串口发射机，其特征在于所述单元器件还包括多相时钟产生器：单元器件的输入端均与多相时钟产生器相连，用于产生不同相位的时钟信号，实现与之相连的单元器件尾电流导通。3.根据权利要求1或2所述的一种合路器与驱动器融合的串口发射机，其特征在于，所述单元器件还包括NRZ信号输出端：所述单元器件输入端均与所述NRZ信号输出端连接，用于...

【专利技术属性】
技术研发人员：丁浩，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：