基于同余理论的互质模并联计数器制造技术

基于同余理论的互质模并联计数器，本发明专利技术公开一种同步移位寄存器型计数器。它克服了随着计数器中触发器数目（模）增大，最大计数频率降低这一问题。它由第一同步环形计数器、第二同步环形计数器…第ｒ同步环形计数器和译码单元２组成，第一同步环形计数器～第ｒ同步环形计数器中任意两个同步环形计数器中的触发器个数都互为质数，所有同步环形计数器的时钟脉冲输入端都连接在一起并接时钟脉冲信号ｃｌｋ，所有同步环形计数器中的每个触发器的正输出端或反输出端都分别连接在２的一个输入端上。它应用了同步环形计数器作为它的基本组件，每个环行计数器中触发器的个数互质，用很少的环行计数器个数就得到很大的计数，为高速连续计数提供了一种手段。

【技术实现步骤摘要】

本专利技术涉及一种同步移位寄存器型计数器。
技术介绍
随着科技的高速发展，现代社会对电子测试领域的高速精密测量提出了越来越高的要求。高速计数技术作为精密测时、测频的技术基础，是电子测量领域中重点研究课题。计数器是反映数字系统中状态变化的部件，变化速度是计数器比较关键的参数，它直接决定了计数器能否适用于某个数字系统中。计数器的分类方法有很多种，从各输出位的变化是否同步，可分为同步计数器和异步计数器，同步计数器一般由触发器和逻辑门组成，它的最大速度由组成同步计数器的触发器和逻辑门的延迟和逻辑关系决定。在设计同步计数器的过程中，通常要考虑定时裕量这个参数，定时裕量是用于衡量每个时钟周期中保留的时间间隙或额外时间，如果在同步计数器的设计中每个触发器和逻辑门都分配有一个大的定时裕量，则这个同步计数器可以工作在稳定状态，随着时钟频率的提高，定时裕量降低，电路的不稳定因素增加，当时钟频率接近失效频率时，定时裕量将到零，同步计数器电路工作进入不稳定状态。另外同步计数器的位数越多(模越大)，所需要的逻辑门就越多，导致它的失效频率越低。同步环形计数器是基于移位寄存器结构的环形计数器，它是计数器中计数频率最高的一种，其原因在于它的状态翻转中，不需要多余的逻辑门提供保持正常递增或递减的顺序。但是由于这种计数器输出状态的顺序不便于描述，又由于这种计数器对硬件资源的使用较多，在实际的工程应用中很少得到使用。现有结构的同步计数器普遍存在随着计数器中触发器数目增大，最大计数频率必然降低这一问题。
技术实现思路
本专利技术的目的是提供一种基于同余理论的互质模并联计数器，它克服了随着计数器中触发器数目增大，最大计数频率降低这一传统计数器普遍存在的问题。它由第一同步环形计数器P1、第二同步环形计数器P2…第r同步环形计数器Pr和译码单元2组成，第一同步环形计数器P1～第r同步环形计数器Pr中任意两个同步环形计数器中的触发器个数都互为质数，所有同步环形计数器中触发器的时钟脉冲输入端都连接在一起并接时钟脉冲信号clk，所有同步环形计数器中的每个触发器的正输出端或反输出端都分别连接在译码单元2的一个输入端上。本专利技术的计数器工作时，所有的触发器先清零，然后每来一个时钟脉冲，数码“1”在同步环形计数器内部的触发器间移动一位，所有触发器输入到译码器2的数据也发生一次变化，译码器2把输入数据的变化翻译成相应的数值增减就完成了计数工作。本专利技术根据中国古代数学同余理论中的中国剩余定理，构造一个互质(互相不能被整除)因子的同步计数器组，即有r个同步环形计数器，这些同步环形计数器的模分别为n1，n2，……，nr(n1，n2，……，nr是r个互质的正整数)，将这些同步环形计数器的时钟端并联在一起，那么这个同步计数器组可输出的状态数n为n1n2……nr，它是n1，n2，……，nr的最小公倍数，假设开始时刻r个计数器全部清零，经过x个时钟之后到达第x个状态，此时这r个同步计数器的状态分别为a1，a2，……ar，则有如下关系式成立，x≡(a1N1x1+a2N2x2+……+arNrxr)(mod n1n2……nr) (1)其中，Nj＝n/nj，1≤j≤r，Nj是最小公倍数n除以第j个同步计数器的模nr，Nj在中国古代数学中称为衍数；xj称为乘率。由Njxj≡1(mod nj)，1≤j≤r可以求出xj的值。本专利技术提供的互质模并联计数器组的结构使得环形计数器便于应用于工程应用中，使之展示其独有的高速性能。本专利技术的有益效果是采用互质模并联计数器组的结构，制造出便于工程上应用的大模数高速计数器，由于它应用了同步环形计数器作为它的基本组件，因此克服了传统计数器随着模数增大，最大计数频率降低这一传统计数器普遍存在的问题，由于每个环行计数器中触发器的个数互质，因此避免了出现状态不唯一的情况，从而用很少的环行计数器个数就得到很大的计数，为高速连续计数提供了一种切实可行的技术手段。在调制域测量技术中，宽位数、高速同步计数器是无间隔时间测量(ZDT)的关键器件，它的最大计数频率直接决定了测时、测频的精度。高速同步计数器最大计数频率的每一步提高都会给调制域测量及分析技术带来性能指标的更新，并有效地缓解了精密时间间隔测量技术中时间内插的压力。因此对高速同步计数器的研究具有重要的现实意义。附图说明图1是本专利技术实施方式一的结构示意图，图2是实施方式二的结构示意图。具体实施例方式具体实施方式一下面结合图1具体说明本实施方式。它由第一同步环形计数器P1、第二同步环形计数器P2…第r同步环形计数器Pr和译码单元2组成，第一同步环形计数器P1～第r同步环形计数器Pr中任意两个同步环形计数器中的触发器个数都互为质数，所有同步环形计数器中触发器的时钟脉冲输入端都连接在一起并接时钟脉冲信号clk，所有同步环形计数器中的每个触发器的正输出端或反输出端都分别连接在译码单元2的一个输入端上。本实施方式中的所有触发器都选用“D”触发器，每个同步环形计数器的首个触发器的输入端都与末端触发器的输出端连接在一起，每个同步环形计数器的前端触发器的输出端都与后端触发器的输入端相连接。本专利技术的计数器初始状态时，每个同步环形计数器的首个触发器的正输出端都为“1”，其它都为“0”。译码单元2既可以利用公式(1)编制程序来实现计数，也可以用硬件逻辑电路实现计数。具体实施方式二下面结合图2具体说明本实施方式。它由第一同步环形计数器P1、第二同步环形计数器P2…第r同步环形计数器Pr和译码单元2组成，第一同步环形计数器P1～第r同步环形计数器Pr中任意两个同步环形计数器中的触发器个数都互为质数，所有同步环形计数器中触发器的时钟脉冲输入端都连接在一起并接时钟脉冲信号clk，所有同步环形计数器中的每个触发器的反输出端都分别连接在译码单元2的一个输入端上。本实施方式中的所有触发器都选用“D”触发器。权利要求1.基于同余理论的互质模并联计数器，其特征在于它由第一同步环形计数器(P1)、第二同步环形计数器(P2)…第r同步环形计数器(Pr)和译码单元(2)组成，第一同步环形计数器(P1)～第r同步环形计数器(Pr)中任意两个同步环形计数器中的触发器个数都互为质数，所有同步环形计数器中触发器的时钟脉冲输入端都连接在一起并接时钟脉冲信号(clk)，所有同步环形计数器中的每个触发器的正输出端或反输出端都分别连接在译码单元(2)的一个输入端上。2.根据权利要求1所述的基于同余理论的互质模并联计数器，其特征在于所有触发器都选用“D”触发器。全文摘要基于同余理论的互质模并联计数器，本专利技术公开一种同步移位寄存器型计数器。它克服了随着计数器中触发器数目(模)增大，最大计数频率降低这一问题。它由第一同步环形计数器、第二同步环形计数器…第r同步环形计数器和译码单元2组成，第一同步环形计数器～第r同步环形计数器中任意两个同步环形计数器中的触发器个数都互为质数，所有同步环形计数器的时钟脉冲输入端都连接在一起并接时钟脉冲信号clk，所有同步环形计数器中的每个触发器的正输出端或反输出端都分别连接在2的一个输入端上。它应用了同步环形计数器作为它的基本组件，每个环行计数器中触发器的个数互质，用很少的环行计数器个数就得到很大的计数，为高速连续计数提供了一种手段。文档编号H03K本文档来自技高网...

【技术保护点】
基于同余理论的互质模并联计数器，其特征在于它由第一同步环形计数器（Ｐ↓［１］）、第二同步环形计数器（Ｐ↓［２］）…第ｒ同步环形计数器（Ｐ↓［ｒ］）和译码单元（２）组成，第一同步环形计数器（Ｐ↓［１］）～第ｒ同步环形计数器（Ｐ↓［ｒ］）中任意两个同步环形计数器中的触发器个数都互为质数，所有同步环形计数器中触发器的时钟脉冲输入端都连接在一起并接时钟脉冲信号（ｃｌｋ），所有同步环形计数器中的每个触发器的正输出端或反输出端都分别连接在译码单元（２）的一个输入端上。

【技术特征摘要】

【专利技术属性】
技术研发人员：付平，孟升卫，乔家庆，尹洪涛，刘兆庆，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：93[中国|哈尔滨]