一种IO发送器、芯片和电子设备制造技术

本发明专利技术公开一种IO发送器、芯片和电子设备，IO发送器包括上拉支路、下拉支路、选高模块、第一选择模块和第二选择模块，选高模块生成端口偏置电压和第一独立偏置电压，向第一下拉开关管的控制端输出第一独立偏置电压，第一选择模块生成第一内部偏置电压、第二内部偏置电压，当IO电源端掉电，且IO电源电压小于IO端口电压时，向第一上拉开关管的控制端输出前级驱动电压，或第一内部偏置电压；第二选择模块生成最高衬底电压，当IO电源端掉电，IO电源电压小于IO端口电压时，在最高衬底电压、第一独立偏置电压、第一内部偏置电压、第二内部偏置电压的控制下，向第二上拉开关管的控制端输出IO端口电压，截止上拉支路，实现电流防倒灌。实现电流防倒灌。实现电流防倒灌。

【技术实现步骤摘要】
一种IO发送器、芯片和电子设备


[0001]本专利技术涉及电子电路
，特别涉及一种IO发送器、芯片和电子设备。

技术介绍

[0002]对于低压工艺下的芯片，根据产品的特性，很多情况下需要兼容高压的电源和端口信号。由于器件本身无法耐高压，因此需要对相关电路结构做特殊处理，以保证高压电源和高压端口信号通路下器件的可靠性。同时，从产品低功耗角度考虑，在实际应用中，芯片如果不工作，系统通常会将其电源关断，其中包括IO(Input Output，输入输出)电源。在IO电源掉电的过程中，芯片需要保证IO端口的接收信号不会通过倒灌电流路径给芯片IO电源充电，从而导致芯片处于非预期的工作模式或者不确定状态。
[0003]对于通常的芯片来说，由于器件的工作电压本身没有过压，防倒灌功能较易实现，可以通过使用具有防倒灌功能的IO来实现芯片在掉电期间的防倒灌功能。但对于低压工艺下兼容高压的芯片来说，现有结构只保证了IO电源有电时的IO传输功能，并不具备IO电源掉电情况下的防倒灌功能。这使得芯片在实际应用中将这个问题留给了系统，即增加了系统集成的复杂度；如果系统解决不了，则需要约束芯片掉电期间IO端口的信号幅值以避免向电源倒灌电流进行充电，因此限制了产品的适用性。

技术实现思路

[0004]本专利技术提供一种IO发送器、芯片和电子设备，用以解决现有技术中存在的低压工艺下的芯片不具备IO电源掉电情况下的防倒灌功能。
[0005]第一方面，本专利技术实施例提供一种IO发送器，包括：上拉支路、下拉支路、选高模块、第一选择模块和第二选择模块，其中，
[0006]所述上拉支路包括串联的第一上拉开关管和第二上拉开关管，所述上拉支路的第一端与输出IO电源电压的IO电源端连接，所述上拉支路的第二端与输出IO端口电压的IO端口连接；
[0007]所述下拉支路包括串联的第一下拉开关管和第二下拉开关管，所述第二下拉开关管的控制端与输出第一前级驱动电压的第一前级驱动端连接，所述下拉支路的第一端与所述IO端口连接，所述下拉支路的第二端与接地端连接，所述接地端为所述第一下拉开关管和所述第二下拉开关管提供衬底电压；
[0008]所述选高模块，用于对IO端口电压进行偏置，得到端口偏置电压，将所述端口偏置电压与第一公共偏置电压进行比较，将较高的电压作为第一独立偏置电压输出至所述第一下拉开关管的控制端，其中，所述第一公共偏置电压为对所述IO电源电压进行偏置得到的；
[0009]所述第一选择模块，用于将所述端口偏置电压和第二公共偏置电压进行比较，将较高的电压作为第一内部偏置电压，将所述第一内部偏置电压与所述IO电源电压进行比较，将较高的电压作为第二内部偏置电压，当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述IO电源电压和所述第二内部偏置电压的控制下，根据第二前级驱
动电压和所述第一内部偏置电压，基于所述第二前级驱动电压的变化，将所述第一内部偏置电压和所述第二前级驱动电压中的较高值，或所述第二前级驱动电压，或所述第一内部偏置电压作为内部前级驱动电压，并将所述内部前级驱动电压提供给所述第一上拉开关管的控制端；
[0010]所述第二选择模块，用于根据所述IO电源电压和所述IO端口电压，将较高的电压作为最高衬底电压，当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述最高衬底电压、所述第一独立偏置电压、所述第一内部偏置电压和所述第二内部偏置电压的控制下，根据所述IO电源电压、所述IO端口电压和第二公共偏置电压，将所述IO端口电压作为第二独立偏置电压，并将所述第二独立偏置电压提供给所述第二上拉开关管的控制端，其中，所述第二公共偏置电压为对所述IO电源电压进行偏置得到的，所述最高衬底电压为所述第一上拉开关管和第二上拉开关管提供衬底电压。
[0011]在一种可能的实现方式中，所述第一选择模块还用于：
[0012]当所述IO电源端正常供电时，在所述IO电源电压和所述第二内部偏置电压的控制下，根据所述第二前级驱动电压和所述第一内部偏置电压，将所述第二前级驱动电压作为所述内部前级驱动电压；
[0013]所述第二选择模块还用于：
[0014]当所述IO电源端正常供电时，在所述最高衬底电压、所述第一独立偏置电压、所述第一内部偏置电压和所述第二内部偏置电压的控制下，根据所述IO电源电压、所述IO端口电压和所述第二公共偏置电压，将所述第二公共偏置电压作为所述第二独立偏置电压。
[0015]在一种可能的实现方式中，所述选高模块包括偏置单元和第一比较器；
[0016]所述偏置单元的输入端与所述IO端口连接，所述偏置单元的输出端与所述第一比较器的第二输入端连接；
[0017]所述第一比较器的第一输入端与输出所述第一公共偏置电压的第一公共偏置电压端连接，所述第一比较器的输出端与所述第一下拉开关管的控制端连接。
[0018]在一种可能的实现方式中，所述第一选择模块包括第二比较器、第三比较器和选择单元；
[0019]所述第二比较器的第一输入端与输出所述第二公共偏置电压的第二公共偏置端连接，所述第二比较器的第二输入端与所述偏置单元的输出端连接，所述第二比较器的输出端与所述第三比较器的第一输入端、所述选择单元的第一控制端和所述选择单元的第一输入端连接；
[0020]所述第三比较器的第二输入端与所述IO电源端连接，所述第三比较器的输出端与所述选择单元的第二控制端连接；
[0021]所述选择单元的第三控制端与所述IO电源端连接，所述选择单元的第二输入端与输出所述第二前级驱动电压的第二前级驱动端连接，所述选择单元的输出端与所述第一上拉开关管的控制端连接。
[0022]在一种可能的实现方式中，所述选择单元包括第一PMOS管、第二PMOS管和第一NMOS管；
[0023]所述第一PMOS管的第一端与所述第一NMOS管的第一端连接，作为所述选择单元的第二输入端，所述第一PMOS管的第二端与所述第二PMOS管的第二端、所述第一NMOS管的第
二端连接，作为所述选择单元的输出端，所述第一PMOS管的控制端作为所述选择单元的第一控制端，所述第一PMOS管的衬底与所述第二PMOS管的衬底连接，作为所述选择单元的第二控制端；
[0024]所述第二PMOS管的控制端与所述第一NMOS管的控制端连接，作为所述选择单元的第三控制端；
[0025]所述第一NMOS管的衬底与所述接地端连接。
[0026]在一种可能的实现方式中，所述第一比较器包括第三PMOS管和第四PMOS管；
[0027]所述第三PMOS管的第一端作为所述第一比较器的第二输入端，所述第三PMOS管的第二端与所述第三PMOS管的衬底、所述第四PMOS管的第二端和所述第四PMOS管的衬底连接，作为所述第一比较器的输出端；
[0028]所述第四PMOS管的第一端作为所述第一比较器的第一输入端；
[0029]所述第二比较器包括第五PMOS管和第六PMOS本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种IO发送器，其特征在于，包括：上拉支路、下拉支路、选高模块、第一选择模块和第二选择模块，其中，所述上拉支路包括串联的第一上拉开关管和第二上拉开关管，所述上拉支路的第一端与输出IO电源电压的IO电源端连接，所述上拉支路的第二端与输出IO端口电压的IO端口连接；所述下拉支路包括串联的第一下拉开关管和第二下拉开关管，所述第二下拉开关管的控制端与输出第一前级驱动电压的第一前级驱动端连接，所述下拉支路的第一端与所述IO端口电压端连接，所述下拉支路的第二端与接地端连接，所述接地端为所述第一下拉开关管和所述第二下拉开关管提供衬底电压；所述选高模块，用于对IO端口电压进行偏置，得到端口偏置电压，将所述端口偏置电压与第一公共偏置电压进行比较，将较高的电压作为第一独立偏置电压输出至所述第一下拉开关管的控制端，其中，所述第一公共偏置电压为对所述IO电源电压进行偏置得到的；所述第一选择模块，用于将所述端口偏置电压和第二公共偏置电压进行比较，将较高的电压作为第一内部偏置电压，将所述第一内部偏置电压与所述IO电源电压进行比较，将较高的电压作为第二内部偏置电压，当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述IO电源电压和所述第二内部偏置电压的控制下，根据第二前级驱动电压和所述第一内部偏置电压，基于所述第二前级驱动电压的变化，将所述第一内部偏置电压和所述第二前级驱动电压中的较高值，或所述第二前级驱动电压，或所述第一内部偏置电压作为内部前级驱动电压，并将所述内部前级驱动电压提供给所述第一上拉开关管的控制端；所述第二选择模块，用于根据所述IO电源电压和所述IO端口电压，将较高的电压作为最高衬底电压，当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述最高衬底电压、所述第一独立偏置电压、所述第一内部偏置电压和所述第二内部偏置电压的控制下，根据所述IO电源电压、所述IO端口电压和第二公共偏置电压，将所述IO端口电压作为第二独立偏置电压，并将所述第二独立偏置电压提供给所述第二上拉开关管的控制端，其中，所述第二公共偏置电压为对所述IO电源电压进行偏置得到的，所述最高衬底电压为所述第一上拉开关管和第二上拉开关管提供衬底电压。2.如权利要求1所述的发送器，其特征在于，所述第一选择模块还用于：当所述IO电源正常供电时，在所述IO电源电压和所述第二内部偏置电压的控制下，根据所述第二前级驱动电压和所述第一内部偏置电压，将所述第二前级驱动电压作为所述内部前级驱动电压；所述第二选择模块还用于：当所述IO电源正常供电时，在所述最高衬底电压、所述第一独立偏置电压、所述第一内部偏置电压和所述第二内部偏置电压的控制下，根据所述IO电源电压、所述IO端口电压和所述第二公共偏置电压，将所述第二公共偏置电压作为所述第二独立偏置电压。3.如权利要求1所述的发送器，其特征在于，所述选高模块包括偏置单元和第一比较器；所述偏置单元的输入端与所述IO端口连接，所述偏置单元的输出端与所述第一比较器的第二输入端连接；
所述第一比较器的第一输入端与输出所述第一公共偏置电压的第一公共偏置电压端连接，所述第一比较器的输出端与所述第一下拉开关管的控制端连接。4.如权利要求3所述的发送器，其特征在于，所述第一选择模块包括第二比较器、第三比较器和选择单元；所述第二比较器的第一输入端与输出所述第二公共偏置电压的第二公共偏置端连接，所述第二比较器的第二输入端与所述偏置单元的输出端连接，所述第二比较器的输出端与所述第三比较器的第一输入端、所述选择单元的第一控制端和所述选择单元的第一输入端连接；所述第三比较器的第二输入端与所述IO电源端连接，所述第三比较器的输出端与所述选择单元的第二控制端连接；所述选择单元的第三控制端与所述IO电源端连接，所述选择单元的第二输入端与输出所述第二前级驱动电压的第二前级驱动端连接，所述选择单元的输出端与所述第一上拉开关管的控制端连接。5.如权利要求4所述的发送器，其特征在于，所述选择单元包括第一PMOS管、第二PMOS管和第一NMOS管；所述第一PMOS管的第一端与所述第一NMOS管的第一端连接，作为所述选择单元的第二输入端，所述第一PMOS管的第二端与所述第二PMOS管的第二端和所述第一NMOS管的第二端连接，作为所述选择单元的输出端，所述第一PMOS管的控制端作为所述选择单元的第一控制端，所述第一PMOS管的衬底与所述第二PMOS管的衬底连接，作为所述选择单元的第二控制端；所述第二PMOS管的控制端与所述第一NMOS管的控制端连接，作为所述选择单元的第三控制端；所述第一NMOS管的衬底与所述接地端连接。6.如权利要求5所述的发送器，其特征在于，所述第一比较器包括第三PMOS管和第四PMOS管；所述第三PMOS管的第一端作为所述第一比较器的第二输入端，所述第三PMOS管的第二端与所述第三PMOS管的衬底、所述第四PMOS管的第二端和所述第四PMOS管的衬底连接，作为所述第一比较器的输出端；所述第四PMOS管的第一端作为所述第一比较器的第一输入端；所述第二比较器包括第五PMOS管和第六PMOS管；所述第五PMOS管的第一端作为所述第二比较器的第二输入端，所述第五PMOS管的第二端与所述第五PMOS管的衬底、所述第六PMOS管的第二端和所述第六PMOS管的衬底连接，作为所述第二比较器的输出端；所述第六PMOS管的第一端作为所述第二比较器的第一输入端；第三比较器包括第七PMOS管和第八PMOS管；所述第七PMOS管的第一端作为所述第三比较器的第二输入端，所述第七PMOS管的第二端与所述第七PMOS管的衬底、所述第八PMOS管的第二端和所述第八PMOS管的衬底连接，作为所述第三比较器的输出端；所述第八PMOS管的第一端作为所述第三比较器的第一输入端；
所述偏置单元包括第一电阻、第二电阻、第一电容和第二电容；所述第一电阻和所述第二电阻通过第一节点串联，组成第一支路；所述第一电容和所述第二电容通过第二节点串联，组成第二支路；所述第一支路和所述第二支路并联，且并联后的第一端与所述IO端口连接，并联后的第二端与所述接地端连接；所述第一节点和所述第二节点连接，作为...

【专利技术属性】
技术研发人员：耿彦，
申请(专利权)人：上海顺久电子科技有限公司，
类型：发明
国别省市：