一种用于减少功率消耗的电平偏移电路制造技术

缓冲电路具有以串接方式配置的一第一晶体管及一第二晶体管。缓冲电路的输出端耦接于第二晶体管的栅极。缓冲电路通过一自举电容、一二极管电路，以及一自举开关驱动。自举电容的输出端通过自举开关耦接于第二晶体管的栅极。二极管电路用来设定加在自举电容二端的电压差。当偏低的电压输入于缓冲电路时，第二晶体管不导通，并通过第一晶体管使输出电压上升至一高偏压。反之，当偏高的电压输入于缓冲电路时，第一晶体管不导通，且第二晶体管导通。当输出电压降低时，通过启动第二晶体管的栅极，使输出电压完全降至一下限偏压。

【技术实现步骤摘要】

本专利技术相关于一种薄膜晶体管视频处理电路，尤其指一种通过自举电路(bootstrap circuit)减^氐功率与移位时间的电平偏移电^各。技术背景液晶显示器的逻辑电路通常包含有一垂直偏移寄存器以及一电平偏移 器。垂直偏移寄存器可同时驱动一整行像素。电平偏移器可增加垂直偏移寄 存器输出信号的电压范围。举例来说，电平偏移器可能接收一电压范围由0 伏特至IO伏特的输入信号，然后，增加此信号的电压范围，使输出信号的电 压范围落在-5伏特至10伏特之间。请参考图1，图1为公知电平偏移器10 的示意图。电平偏移器10包含有一第一晶体管Ml，以及一第二晶体管M2。 第二晶体管M2为 一 接成二极管形式的晶体管(diode-connected transistor)。在本实施例中，第一晶体管Ml以及第二晶体管M2皆为P型金 属氧化物半导体(PMOS)晶体管。电平偏移器10的输入端位于第一晶体管Ml 的栅极，且电平偏移器10由一 10伏特的偏压源所驱动，其中该偏压源具有 一上限偏压VDD(IO伏特)以及一下限偏压VEE(-5伏特)。当输入电压为0伏 特时，第一晶体管Ml处于导通状态，因此输出电压驱近于10伏特。当输入 电压为10伏特时，第一晶体管M1处于关断状态，因此流经第二晶体管M2的 电流开始驱使输出电压下降。为了维持流经第二晶体管M2的电流，介于源极 与栅极之间的电压Vsg必须大于第二晶体管M2的阈值电压Vth。因为第二晶 体管M2的栅极耦接于下限偏压VEE，所以输出电压的最小值为VEE+Vth。由 此可知，本实施例有三大缺点。第一，输出电压不可能完全降至下限偏压VEE。 换句话说，输出电压范围在上限偏压VDD与最小输出电压VEE+Vth之间。第 二，因为最小输出电压决定于第二晶体管M2的阈值电压Vth，所以制造工艺 上的误差将会造成大小不一致的最小输出电压。第三，由于第二晶体管M2为 一接成二极管形式的晶体管，因此第二晶体管M2永远处于导通的状态，并造 成功率的浪费。
技术实现思路
本专利技术提供一种电平偏移电路，包含有一缓冲电路以及一自举电路。该 緩沖电路包含有一第一晶体管，其具有控制端耦接于该电平偏移电路的输出 端； 一第二晶体管，包含有一第一端，耦接于该第一晶体管的第一端；以及 一緩冲开关，其第一端耦接于该第二晶体管的第一端和第二端，以及耦接于该第二晶体管的控制端。该自举电路包含有一二极管，包含有一第一端， 耦接于该位该准偏移电路的输出端； 一自举开关，包含有一第一端，耦接于 该第二晶体管的控制端； 一电容，耦接于该第二晶体管的第一端与该自举开关的第二端之间，以及耦接于该二极管电路的第二端。 附图说明图1为公知电平偏移电路的晶体管组成示意图。图2为本专利技术提供的电平偏移电路的示意图。图3为图2的电平偏移电路的晶体管组成示意图。图4为应用图2与图3所示的电平偏移电路的一电子装置的示意图。主要元件符号说明20电平偏移电^各21緩冲电路22自举电路400液晶显示系统401垂直偏移寄存402逻辑门403缓冲器404显示面板VDD上限偏压VEE下限偏压Vin输入电压Vout输出电压Ml第一晶体管M2第二晶体管MD 晶体管MS1 緩沖开关晶体管MS2 自举开关晶体管51 緩沖开关52 自举开关D 二极管电路C 自举电容具体实施方式本专利技术所提供的电平偏移电路通过一自举电路的辅助来修正上述的缺 点，这些缺点包含有限制的最小输出电压，以及因制造工艺上偏差所造成第 二晶体管阈值电压的偏移等。请参考图2,其为本专利技术的电平偏移电路20的 示意图。电平偏移电路20包含有一緩沖电路21以及一自举电路22。缓冲电 路21与图1所示的电平偏移电路10相仿，包含有一第一晶体管Ml以及一第 二晶体管M2,其中第一晶体管Ml以及第二晶体管M2以串接(cascade)的方 式相耦接。然而电平偏移电路20与图1所示的电平偏移电路IO相异之处在 緩冲电路21还包含有一緩冲开关Sl,耦接于緩沖电路21的输出端Vout与 第二晶体管M2的栅极之间，用于控制第二晶体管M2的启用与禁用状态。尤 其是当输入电压Vin偏低时，比如说O伏特，緩冲开关Sl导通以使第二晶体 管M2禁用。当输入电压Vin偏高时，例如说是10伏特，缓沖开关S1不导通 以使第二晶体管M2启用。如此一来，本专利技术可避免当输入电压偏低时，第二 晶体管M2仍处于启用状态的缺点。本专利技术的电平偏移电路20还包含有一自举电路22。自举电路22包含有 一自举电容C、 一自举开关S2、以及一二极管电路D。自举开关S2耦接于自 举电容C与第二晶体管M2的栅极之间。自举电容C的一端耦接于输出端Vout， 另一端耦接于自举开关S2以及二极管电路D。 二极管电路D的一端耦接于输 入电压Vin，另一端耦接于自举电容C以及自举开关S2。当输入电压Vin偏 高时，自举开关S2导通，反之，当输入电压Vin偏低时，自举开关S2则不 导通。如上文及图2所示，电平偏移电^各20以如下所述的方式来#:作。当输入 电压Vin偏低时，例如说是O伏特，第一晶体管M1导通使得緩冲开关S1不导通，并使得自举开关S2导通。此时，输出电压Vout接近于上限偏压VDD， 且上限偏压的电位可约为IO伏特。因为緩冲开关S1不导通，造成第二晶体 管M2的棚-极电压几乎等于输出电压Vout。而由于第二晶体管M2的栅极电压 几乎等于输出电压Vout,此效应显现于第二晶体管M2的源极，造成第二晶 体管M2的源极与栅极之间的电压差小于第二晶体管M2的阈值电压，并使得 第二晶体管M2不导通。介于二极管电路D与自举电容C之间的节点电压差等 于输入电压Vin与二极管电路D电压的和，且当二极管电压为0伏特时，上 述的节点电压就直接等于输入电压Vin。因此，加在于自举电容C之间的电 压差就接近于上限偏压VDD减去二极管电压。当输入电压由低电压转换到高电压时，比如说由Q伏特转换至10伏特， 緩冲开关S1导通，并使得自举开关S2不导通。此外，当第一晶体管M1的源 极与栅极之间的电压小于第一晶体管Ml的阈值电压时，第一晶体管Ml不导 通。此时，介于二极管电路D与自举电容C之间的节点电压等于第二晶体管 M2的栅极电压。且此时因为第二晶体管M2的栅极电压小于输出电压Vout, 第二晶体管M2上开始产生一电流使得输出电压Vout下降。当输出电压Vout 下降时，由于加在于自举电容C之间的电压差保持不变，因此第二晶体管M2 的栅极电压随着输出电压Vout而下降。如此一来，第二晶体管M2源极与栅 极之间的电压仍然维持高电压状态，使得第二晶体管M2保持导通状态，直到 输出电压Vout趋近于下限偏压VEE为止。因此，输出电压Vout可被降至下 限偏压VEE，并藉此避免先前技术中受到限制的最小输出电压的缺点，并可 使该最小输出电压不再受到第二晶体管M2的阈值电压的影响。请参考图3，图3为图2的电平偏移电路20的晶体管组成示意图。为了 可在只使用集成元件的条件下来实现上述的操作功能，本专利技术电平偏移电路 20以一緩冲开关晶体管MS1实施图2所示的緩沖开关S1，以一自举开关晶体 管MS2实施图2所示的自举开关S2,以及以一接成二极管形式的晶体管MD 实施图2所示的二极管电路D。如图本文档来自技高网...

【技术保护点】
一种用于减少功率消耗的电平偏移电路，其包含有：一缓冲电路，包含有：一第一晶体管，包含有一控制端，耦接于该电平偏移电路的输入端；一第二晶体管，包含有一第一端，耦接于该第一晶体管的第一端；及一缓冲开关，包含有：　 　一第一端，耦接于该第二晶体管的第一端；及一第二端，耦接于该第二晶体管的控制端；及一自举电路，包含有：一二极管电路，包含有一第一端，耦接于位该准偏移电路的输入端；一自举开关，包含有一第一端，耦接于该第二晶 体管的控制端；及一电容，耦接于该第二晶体管的第一端与该自举开关的第二端之间，以及该二极管电路的第二端。

【技术特征摘要】
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【专利技术属性】
技术研发人员：刘炳麟，
申请(专利权)人：统宝光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]