低电压互补金属氧化物半导体制作的三态缓冲器制造技术

一种低电压互补金属氧化物半导体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　　Ｍｅｔａｌ　　Ｏｘｉｄｅ　　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＣＭＯＳ）制作的三态缓冲器（Ｔｒｉ－Ｓｔａｔｅ　　Ｂｕｆｆｅｒ），包括逻辑装置、偏置装置及开关装置。逻辑装置接收输入信号及启用信号并据以产生第一控制信号及第二控制信号。偏置装置接收第一控制信号，并据以控制第三控制信号的信号电平。开关装置接收第二及第三控制信号，并分别于第二及第三控制信号启用时耦接输出端至第一外部电压端及第二外部电压端。其中，当启用信号非启用时，第二及第三控制信号同时非启用，使得输出端同时与第一及第二外部电压端浮接（Ｆｌｏａｔｉｎｇ），并使输出端处于高阻抗状态。

【技术实现步骤摘要】

本专利技术有关于一种低电压互补金属氧化物半导体(Complementary Metal Oxide Semiconductors, CMOS)制作的緩冲器(Buffer),且特别是有关于一种 CMOS制作的三态緩沖器(Tri-State Buffer)。背景纟支术请参照图1，其表示传统的低电压互补金属氧化物半导体制作緩沖器的 电路图。緩沖器100包括偏置装置102及开关装置104。偏置装置102接收 输入信号Vin，并根据输入信号Vin控制晶体管T5及T6的控制信号VG5及 VG6。而偏置装置102更于输入信号Vin为高电压电平时，经由晶体管T1-T4 将控制信号VG5偏置至特定电压电平，使晶体管T5的栅极氧化层(Oxide Layer)的上的电压小于低电压互补金属氧化物半导体制作晶体管的栅极氧化 层上的电压。而晶体管T5及T6分别根据控制信号VG5及VG6来将输出端104a 的电压电平偏置为电压Vol及接地电压的电压电平，并将输出端104a的电压 作为输出信号Vout。电压Vol例如为緩冲器100的最高电压电平。然，緩冲 器100具有若干缺点。緩冲器100的输出端104a仅具有高电压及接地电压电平两种状态，亦即 在任何时间点中驱动晶体管T5及T6其中一晶体管启用导通而持续地有直流 电流的产生。如此，使得緩冲器100因持续地产生电流而较为耗电。另外， 当欲将控制信号VG5由最高电压电平放电至低电压电平时，因放电路径上的 晶体管T3及T4必须和晶体管Tl来对控制信号VG5偏置，使得晶体管T3及 T4的尺寸受限，进而使得对控制信号VG5放电的放电电流受限。如此，将使 得控制信号VG5的电压电平下降时间(Falling Time)较长，而使得开关装置 104易产生误动作。
技术实现思路
有鉴于此，本专利技术的目的就是在提供一种低电压互补金属氧化物半导体(Complementary Metal Oxide Semiconductors, CMOS)制作的三态緩冲器 (Tri-State Buffer),可有效地解决传统緩沖器因输出端无高阻抗状态而较 为耗电，及偏置装置中仅具有一条放电路径，而容易造成控制信号的下降时 间过长而使产生误动作的问题。根据本专利技术的目的，提出一种低电压CMOS制作的三态緩沖器，应用于低 电压制作的集成电路。低电压CMOS制作的三态緩冲器包括逻辑装置、偏置装 置及开关装置。逻辑装置包括第一逻辑单元、第二逻辑单元及第三逻辑单元。 第一逻辑单元接收启用信号，并对启用信号进行非(NOT)逻辑运算以产生反相启用信号。第二逻辑单元接收输入信号及启用信号，并对输入信号及启用信 号进行与(AND)逻辑运算以产生第一控制信号。第三逻辑单元接收输入信号及 反相启用信号，并对输入信号及反相启用信号进行或非(NOR)逻辑运算以产生 第二控制信号。偏置装置接收第一控制信号，根据第一控制信号来控制第三 控制信号的电压电平，并输出第三控制信号。开关装置接收第二及第三控制 信号，并分别于第二及第三控制信号启用时耦接输出端至第一外部电压端及 第二外部电压端，使输出端的电压电平分别等于第一及第二外部电压端的电压电平。其中，当启用信号非启用时，第二及第三控制信号同时为非启用， 使得输出端同时与第一及第二外部电压端浮接(Floating),并使输出端处于 高阻抗状态。为让本专利技术的上述目的、特征、和优点能更明显易懂，下文特举一较佳 实施例，并配合附图，详细说明如下附图说明图1表示传统的低电压互补金属氧化物半导体制作缓沖器的电路图。 图2表示依照本专利技术的一实施例的低电压CMOS制作的三态緩冲器的方块图。图3A表示图2的緩冲器200的一较佳实施方式的详细电路图。图3B表示图3A的緩冲器300的相关信号时序图。主要元件符号说明100、 200、 300:緩冲器102、 204、 304:偏置装置104、 206、 306:开关装置T1- T6、 TN1-TN8、 TP1-TP4:晶体管 Vin、 IN:输入信号 Vout、 Out: l命出信号 Vol:电压VG5、 VG6、 SC1、 SC2、 SC3:控制信号 200a、 300a:專lT出端 202、 302:逻辑装置208、 210、 212、 308、 310、 312:逻辑单元308a、 310b:非门310a:与非门312a:或非门314:放电装置EN:启用信号ENB:反相启用信号Vol， 、 Vo2:外部电压端Vil、 Vi2:内部电压VCC:高电压电平具体实施例方式一种寸氐电压互才卜金属氧4匕4勿半导体(Complementary Metal Oxide Semiconductor, CMOS)制作的三态緩冲器(Tri_State Buffer),包括逻辑装 置、偏置装置及开关装置。逻辑装置接收输入信号及启用信号并据以产生第 一控制信号及第二控制信号。偏置装置接收第一控制信号，并据以控制第三 控制信号的信号电平。开关装置接收第二及第三控制信号，并分别于第二及 第三控制信号启用时耦接输出端至第一外部电压端及第二外部电压端。其中， 当启用信号非启用时，第二及第三控制信号同时非启用，使得输出端同时与 第一及第二外部电压端浮接(Floating)，并使输出端处于高阻抗状态。请参照图2，其表示依照本专利技术的一实施例的低电压CMOS制作的三态緩 冲器的方块图。緩沖器200包括逻辑装置202、偏置装置2(M及开关装置 206。逻辑装置202包括逻辑单元208、 210及212。逻辑单元208用以接收 启用信号EN，并对启用信号进行非(NOT)逻辑运算以产生反相启用信号ENB。逻辑单元210接收输入信号IN及启用信号EN，并对输入信号IN及启用信号 EN进行与(AND)逻辑运算以产生控制信号SC1。逻辑单元212接收输入信号 IN及反相启用信号ENB，并对输入信号IN及反相启用信号ENB进行或非(NOR) 逻辑运算以产生控制信号SC2。偏置装置204接收控制信号SC1，并根据控制信号SCI来控制控制信号 SC3的电压电平。偏置装置204还输出控制信号SC3。开关装置接收控制信号 SC2及SC3,并分别于控制信号SC2及SC3启用时，将緩沖器200的输出端 200a耦接至外部电压端Vol，及Vo2，使输出端200a的电压电平分别等于外 部电压端Vol，及Vo2的电压电平。本实施例的外部电压端Vol，的电压电平 例如为系统的最高电压电平，而外部电压端Vo2的电压电平例如为接地电压 电平。其中，当启用信号EN非启用时，控制信号SC2及SC3亦为非启用，使得 输出端200a同时与外部电压端Vol，及Vo2浮4妄(Floating), 4吏输出端200a 处于高阻抗(High Impedance)状态。请参照图3A及图3B，图3A表示图2的缓冲器200的一较佳实施方式的 详细电路图，图3B表示图3A的緩沖器300的相关信号时序图。在本实施方 式緩冲器300中，偏置装置304及开关装置306以低电压CMOS制作来实现， 其中所包括的P型金属氧化物半导体晶体管及N型金属氧化物半导体晶体管 的栅极(Gate)氧化层(Oxide Layer)的耐压均例如为2. 6伏特(Volt)。逻辑单元30本文档来自技高网...

【技术保护点】
一种低电压互补金属氧化物半导体（ＣＭＯＳ）制作的三态缓冲器，应用于低电压互补金属氧化物半导体制作的集成电路，该三态缓冲器接收一启用信号，并具有一输出端，当该启用信号非启用时，该输出端处于高阻抗状态，该三态缓冲器包括：一逻辑装置，接收 一输入信号及该启用信号，并根据该输入信号及该启用信号产生一第一控制信号及一第二控制信号，该逻辑装置包括：一第一逻辑单元，接收该启用信号，并对该启用信号进行非（ＮＯＴ）逻辑运算以产生一反相启用信号；一第二逻辑单元，接收该输入信 号及该启用信号，并对该输入信号及该启用信号进行与（ＡＮＤ）逻辑运算以产生该第一控制信号；及一第三逻辑单元，接收该输入信号及该反相启用信号，并对该输入信号及该反相启用信号进行或非（ＮＯＲ）逻辑运算以产生该第二控制信号；一偏置装 置，接收该第一控制信号，根据该第一控制信号来控制一第三控制信号的信号电平，并输出该第三控制信号；以及一开关装置，接收该第二及该第三控制信号，并分别于该第二及该第三控制信号启用时，耦接该输出端至一第一外部电压端及一第二外部电压端，使该 输出端的信号电平分别等于该第一及该第二外部电压端的电压电平；其中，当该启用信号非启用时，该第二及该第三控制信号均为非启用，使该输出端同时与该第一及该第二外部电压端浮接，并使该输出端处于高阻抗状态。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈宗申，陈俤文，廖惇雨，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]