用于存储器设备中的高数据保留的混合擦除模式制造技术

本发明专利技术描述了用于对一组存储器单元执行擦除操作的装置和技术，其中该擦除操作包括全字线擦除阶段以节省时间，之后是奇偶字线擦除阶段以改善数据保留。当该存储器单元通过指示该存储器单元的阈值电压已降低到低于第一电压的第一验证测试时，可触发向该奇偶字线擦除阶段的转变。或者，当已执行阈值数量的擦除

【技术实现步骤摘要】
【国外来华专利技术】用于存储器设备中的高数据保留的混合擦除模式

技术介绍

[0001]本技术涉及存储器设备的操作。
[0002]半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
[0003]电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。
[0004]存储器设备包括存储器单元，这些存储器单元可被串联布置成NAND串，例如，其中选择栅极晶体管设置在NAND串的末端处以选择性地将NAND串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。
附图说明
[0005]图1A是示例存储器设备的框图。
[0006]图1B是图1A的存储器设备100的布置的框图，其中第一管芯130a上的控制电路本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：控制电路(110,122)，所述控制电路被配置为连接到多个字线(WL0
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WL95)，所述多个字线连接到多个存储器单元(703
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714,723
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734,743
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754,763
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774)，并且为了在擦除操作中对所述多个存储器单元执行多个擦除
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验证迭代，所述电路被配置为：执行所述擦除操作的全字线阶段，其中连接到所述字线中的每个字线的存储器单元在所述多个擦除
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验证迭代中的一个或多个擦除
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验证迭代中同时被擦除，直到达到所述多个存储器单元的擦除里程碑；以及响应于所述多个存储器单元达到所述擦除里程碑，执行所述擦除操作的奇偶字线阶段，其中连接到所述多个字线中的奇数字线(WL1、WL3
…
WL95)的存储器单元在所述多个擦除
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验证迭代中的一个或多个擦除
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验证迭代中与连接到所述多个字线中的偶数字线的存储器单元分开被擦除。2.根据权利要求1所述的装置，其中：所述控制电路被配置为在所述擦除操作的所述全字线阶段期间对所述多个存储器单元执行第一验证测试，并且在所述擦除操作的所述奇偶字线阶段期间对所述多个存储器单元执行第二验证测试；所述第一验证测试被配置为相对于第一电压(VvEr1)测试所述多个存储器单元的阈值电压；并且所述第二验证测试被配置为相对于低于所述第一电压的第二电压(VvEr2)测试所述多个存储器单元的阈值电压。3.根据权利要求2所述的装置，其中：所述控制电路被配置为当所述多个存储器单元通过所述第一验证测试时确定达到所述里程碑。4.根据权利要求2或3所述的装置，其中：所述控制电路被配置为在所述擦除操作的所述全字线阶段期间对连接到所述多个字线中的每个字线的所述存储器单元同时执行所述第一验证测试，并且在所述擦除操作的所述奇偶字线阶段期间对连接到所述多个字线中的每个字线的所述存储器单元同时执行所述第二验证测试。5.根据权利要求2或3所述的装置，其中：所述控制电路被配置为在所述擦除操作的所述全字线阶段期间对连接到所述多个字线中的每个字线的所述存储器单元同时执行所述第一验证测试，并且在所述擦除操作的所述奇偶字线阶段期间对连接到所述奇数字线(WL1、WL3
…
WL95)的存储器单元与连接到所述偶数字线(WL0、WL2
…
WL94)的存储器单元分开执行所述第二验证测试。6.根据权利要求5所述的装置，其中：所述控制电路被配置为当连接到所述奇数字线的所述存储器单元在擦除
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验证迭代中通过所述第二验证测试时抑制连接到所述奇数字线的所述存储器单元进一步擦除，所述擦除
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验证迭代与其中连接到所述偶数字线的所述存储器单元通过所述第二验证测试的擦除
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验证迭代不同。7.根据权利要求2至6中任一项所述的装置，其中：所述控制电路被配置为当所述多个存储器单元通过所述第二验证测试时确定所述擦
除操作完成。8.根据权利要求2至6中任一项所述的装置，其中：所述控制电路被配置为当已完成阈值数量的擦除
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【专利技术属性】
技术研发人员：王明，李靓，万军，
申请(专利权)人：西部数据技术公司，
类型：发明
国别省市：