半导体曝光机校正方法以及半导体结构制造方法技术

本发明专利技术公开了一种半导体曝光机校正方法以及半导体结构制造方法，半导体曝光机校正方法包括以下流程。第一半导体曝光机通过第一光罩图形与第二光罩图形分别形成依序堆叠的第一测试层以及第二测试层。第一测试层与第二测试层分别具有第一图案与第二图案。第二半导体曝光机通过第三光罩图形于第二测试层上堆叠第三测试层。第三测试层具有第三图案。通过电子显微镜量测第一测试层上的第一图案与第三测试层上的第三图案之间的叠对误差。根据叠对误差校准第一半导体曝光机以及第二半导体曝光机。如此，能够修正次相关图案因无法对齐而导致形成结构非预期的短路问题。导致形成结构非预期的短路问题。导致形成结构非预期的短路问题。

【技术实现步骤摘要】
半导体曝光机校正方法以及半导体结构制造方法


[0001]本专利技术有关于半导体曝光机校正方法以及半导体结构制造方法。

技术介绍

[0002]对于半导体晶圆的工艺来说，由于面积上的限制，只能针对主要相关层设计量测用的标记(mark)，以供上下两层直接叠对的图案作确认。然而，当形成的层数为四层或以上，则将存在无法设计量测用标记的情况。由于是对于使用不同半导体曝光机来形成的两个次相关半导体层，在缺乏量测用标记，将难以确认两个次相关半导体层的图案之间是否叠对正确，对应也难以确认半导体晶圆上的线路是否符合预期。
[0003]因此，如何改善上述问题，是所属领域技术人员所欲解决的问题之一。

技术实现思路

[0004]本专利技术的一目的有关于一种半导体曝光机校正方法，其能够修正次相关图案因无法对齐而导致形成结构非预期的短路问题。。
[0005]根据本专利技术的一实施方式，一种半导体曝光机校正方法包括以下流程。第一半导体曝光机通过第一光罩图形与第二光罩图形分别形成依序堆叠的第一测试层以及第二测试层。第一测试层与第二测试层分别具有第一图案与第二图案。第二半导体曝光机通过第三光罩图形在第二测试层上堆叠第三测试层。第三测试层具有第三图案。通过电子显微镜量测第一测试层上的第一图案与第三测试层上的第三图案之间的叠对误差。根据叠对误差校准第一半导体曝光机以及第二半导体曝光机。
[0006]在本专利技术一或多个实施方式，叠对误差包括第一图案与第三图案之间的水平偏移。
[0007]在一些实施方式中，在根据叠对误差校准第一半导体曝光机以及第二半导体曝光机的流程中，第二半导体曝光机根据叠对误差向多个光罩图形提供同一个补偿相差，光罩图形包括形成第三图案的第三图案光罩图形。
[0008]在本专利技术一或多个实施方式，第一图案与第二图案设置使通道穿过第一测试层以及第二测试层。第三测试层延伸至通道内。
[0009]在一些实施方式中，前述的半导体曝光机校正方法进一步包括以下流程。第二半导体曝光机通过第四光罩图形在第三测试层上堆叠第四测试层。第四测试层包括第四图案。通过电子显微镜量测第二测试层上的第二图案与第四测试层上的第四图案之间的叠对误差。
[0010]在本专利技术一或多个实施方式，第四测试层延伸至第二测试层。
[0011]在本专利技术一或多个实施方式，前述的半导体曝光机校正方法进一步包括以下流程。在第四测试层形成后，量测第二测试层上多个导电图案中任意两个导电图案是否短路。
[0012]在一些实施方式中，电子显微镜包括扫描式电子显微镜(SEM)。
[0013]本专利技术的一目的有关于一种半导体结构制造方法。
[0014]根据本专利技术的一实施方式，一种半导体结构制造方法包括以下流程。提供通过如前所述的半导体曝光机校正方法校准的第一半导体曝光机与第二半导体曝光机。通过第一半导体曝光机以第一光罩图形与第二光罩图形分别形成依序堆叠第一半导体图案层以及第二半导体图案层。通过第二半导体曝光机以第三光罩图形与第四光罩图形分别形成依序堆叠第二半导体图案层的第三半导体图案层以及第四半导体图案层，以形成半导体结构。
[0015]在本专利技术一或多个实施方式，前述的半导体结构制造方法进一步包括以下流程。切割半导体结构为多个裸片。量测这些裸片的良率。
[0016]综上所述，本专利技术提供的半导体曝光机校正方法，能够修正次相关图案因无法对齐而导致非预期的短路问题。
[0017]应理解到，以上的一般说明与以下的详细描述都是通过示例做进一步说明，旨在为本专利技术提供做进一步的解释。
附图说明
[0018]本专利技术的优点与附图，应由接下来列举的实施方式，并参考附图，以获得更好的理解。这些附图的说明仅仅是列举的实施方式，因此不该认为是限制了个别实施方式，或是限制了权利要求的范围。
[0019]图1根据本专利技术的一实施方式绘示一半导体曝光机校正方法的一流程图；
[0020]图2根据本专利技术的一实施方式绘示一半导体结构制造方法的一流程图；
[0021]图3至图4根据本专利技术的一实施方式绘示半导体曝光机校正方法不同流程的结构的剖面图；
[0022]图5A至图5C绘示测试半导体结构不同图案叠对的多个俯视示意图；
[0023]图6至图7根据本专利技术的一实施方式绘示半导体结构制造方法不同流程的结构的剖面图；以及
[0024]图8A至图8C绘示形成的半导体结构不同图案叠对的多个俯视示意图。
[0025]主要附图标记说明：
[0026]100
‑
半导体曝光机校正方法；110～140
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流程；200
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半导体结构制造方法；210～230
‑
流程；310
‑
第一测试层；310A
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第一图案部分；315
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通道；330
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第二测试层；330A,330B
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导电图案；335
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通道；340
‑
间隔；345
‑
总成通道；350
‑
第三测试层；350A,350B,350C,350D,350E,350F
‑
第三图案部分；350G
‑
第三图案部分；370
‑
第四测试层；370A,370B
‑
第四图案部分；400
‑
半导体结构；410
‑
第一半导体图案层；410A
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第一图案部分；415
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通道；430
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第二半导体图案层；430A,430B
‑
导电图案；435
‑
通道；440
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间隔；445
‑
总成通道；450
‑
第三半导体图案层；450A,450B,450C,450D,450E,450F
‑
第三图案部分；450G
‑
第三图案部分；470
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第四半导体图案层；470A,470B
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第四图案部分；W1,W2
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宽度；d
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偏移；d1,d2,d3,d4
‑
距离。
具体实施方式
[0027]下文列举实施例配合所附附图进行详细说明，但所提供的实施例并非用以限制本专利技术所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本专利技术所涵盖的范围。另外，附图仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件或相似元件将以相同的符号标
示来说明。
[0028]除非另有定义，本文所使用的所有词汇(包括技术和科学术语)具有其通常的意涵，其意涵是能够被熟悉此领域的技术人员所理解。更进一步的说，上述的词汇在普遍常用的字典中的定义，在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体曝光机校正方法，其特征在于，包括：第一半导体曝光机通过第一光罩图形与第二光罩图形分别形成依序堆叠的第一测试层以及第二测试层，其中所述第一测试层与所述第二测试层分别具有第一图案与第二图案；第二半导体曝光机通过第三光罩图形在所述第二测试层上堆叠一第三测试层，其中所述第三测试层具有第三图案；通过电子显微镜量测所述第一测试层上的所述第一图案与所述第三测试层上的所述第三图案之间的叠对误差；以及根据所述叠对误差校准所述第一半导体曝光机以及所述第二半导体曝光机。2.如权利要求1所述的半导体曝光机校正方法，其特征在于，所述叠对误差包括所述第一图案与所述第三图案之间的水平偏移。3.如权利要求2所述的半导体曝光机校正方法，其特征在于，在所述根据所述叠对误差校准所述第一半导体曝光机以及所述第二半导体曝光机的流程中，所述第二半导体曝光机根据所述叠对误差向多个光罩图形提供同一个补偿相差，所述多个光罩图形包括形成所述第三图案的所述第三光罩图形。4.如权利要求1所述的半导体曝光机校正方法，其特征在于，所述第一图案与所述第二图案设置使通道穿过所述第一测试层以及所述第二测试层，所述第三测试层延伸至所述通道内。5.如权利要求4所述的半导体曝光机校正方法，其特征在于，进一步包括：所述第二半导体曝光机通过第四光罩图形在所述第三测试层上堆叠第四测试层，其中所述第四测试层包括第四图...

【专利技术属性】
技术研发人员：陈和兴，谢昊程，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：