【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路、显示基板和显示装置
[0001]本公开属于显示
，更在一些实施例中，涉及一种移位寄存器单元、栅极驱动电路、显示基板和显示装置。
技术介绍
[0002]本部分旨在为权利要求书中陈述的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
[0003]显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，以进行逐行扫描，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。栅线的电压是否稳定对显示质量影响很大。
技术实现思路
[000...
【技术保护点】
【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：输出电路(2)，被配置为在第一节点(PU)的电压的控制下将时钟信号端(CLK)提供的时钟信号至少传递至第一信号输出端(OUT)；所述移位寄存器单元还包括自身的第一极或第二极连接所述第一节点(PU)的多个晶体管，所述多个晶体管中至少一个晶体管为双栅型晶体管且其第一控制极用于控制其通断状态，其第二控制极连接固定电压端以接收固定电压信号，从而抑制其在关断状态下的漏电流。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元具体包括：第一晶体管(M1)，所述第一晶体管(M1)为双栅型晶体管，所述第一晶体管(M1)的第一控制极和第一极连接级联信号输入端(INPUT)，其第二极连接所述第一节点(PU)，其第二控制极连接第一固定电压端(VDDN)。3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元具体包括：第二晶体管(M2)，所述第二晶体管(M2)为双栅型晶体管，其第一控制极连接第一复位信号端(RESET)，其第二控制极连接第一固定电压端(VDDN)，其第一极和第二极分别连接所述第一节点(PU)和第二固定电压端(LVGL)。4.根据权利要求3所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第三晶体管(M4)，其控制极连接所述第一复位信号端(RESET)，其第一极和第二极分别连接所述第一信号输出端(OUT)和所述第二固定电压端(LVGL)。5.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第四晶体管(M15)，所述第四晶体管(M15)为双栅型晶体管，其第一控制极连接第二复位信号端(T_RESET)，其第二控制极连接第一固定电压端(VDDN)，其第一极和第二极分别连接所述第一节点(PU)和第二固定电压端(LVGL)。6.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第一拉动控制电路(5)和第一拉动电路(6)，所述第一拉动控制电路(5)用于控制第二节点(PD1)的电压，所述第一拉动电路(6)用于在所述第二节点(PD1)的电压的控制下将所述第一节点(PU)的电压设置为无效电压；所述第一拉动电路(6)包括：第八晶体管(M8A)，所述第八晶体管(M8A)为双栅型晶体管，其第一控制极连接第二节点(PD1)，其第二控制极连接第一固定电压端(VDDN)，其第一极和第二极分别连接所述第一节点(PU)和第二固定电压端(LVGL)。7.根据权利要求6所述的移位寄存器单元，其特征在于，所述输出电路(2)包括：第一输出晶体管(M3)和第二输出晶体管(M11)；所述第一输出晶体管(M3)的控制极连接所述第一节点(PU)，其第一极连接所述时钟信号端(CLK)，其第二极连接所述第一信号输出端(OUT)；所述第二输出晶体管(M11)的控制极连接所述第一节点(PU)，其第一极连接所述时钟信号端(CLK)，其第二极连接第二信号输出端(OUT_C)；所述第一拉动电路(6)还包括：第九晶体管(M12A)和第十晶体管(M13A)；所述第九晶体管(M12A)的控制极连接所述第二节点(PD1)，其第一极连接所述第二信号输出端(OUT_C)，其第二极连接第二固定电压端(LVGL)；所述第十晶体管(M13A)的控制极连接所述第二节点(PD1)，其第一极连接所述第一信号输出端(OUT)，其第二极连接第三固定电压端(VGL)。
8.根据权利要求7所述的移位寄存器单元...
【专利技术属性】
技术研发人员：林允植，李佩柔，张振宇，张震，刘冬妮，张舜航，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：
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