本发明专利技术公开了一种芯片EDA仿真中检查时钟的方法及装置，涉及芯片开发技术领域。所述方法包括步骤：获取EDA前仿真和EDA后仿真生成的仿真结果波形文件；根据仿真结果波形文件中的波形分别确定前仿真时钟信号clk的时钟频率和后仿真时钟信号clk的时钟频率，生成前仿真clk时钟频率文件和后仿真clk时钟频率文件；将前仿真clk时钟频率文件、后仿真clk时钟频率文件与参考时钟信号文件三者的时钟频率进行比对，并根据比对的结果生成clk结果文件。本发明专利技术能够自动检查仿真时钟的正确性，保证EDA仿真中时钟的准确性，提升EDA仿真效率。提升EDA仿真效率。提升EDA仿真效率。
【技术实现步骤摘要】
芯片EDA仿真中检查时钟的方法及装置
[0001]本专利技术涉及芯片开发
，尤其涉及一种芯片EDA仿真中检查时钟的方法及装置。
技术介绍
[0002]随着设计芯片（IC）规模的增加，芯片（IC）的验证（Verification）工作显得越来越重要。验证工作贯穿整个芯片设计流程，从行为级HDL设计，一直到芯片流片之前都需要进行大量的EDA(Eletronic Design Automation，电子设计自动化)仿真验证。通过对芯片进行EDA仿真来验证芯片设计的正确性，从而排除错误。
[0003]EDA仿真通常包括功能仿真和时序仿真两个级别的仿真测试。作为典型方式的举例，比如根据客户提出的芯片需求设计芯片体系架构并划分模块功能后，使用硬件描述语言（比如Verilog等）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来形成RTL（Resistor transistor logic，寄存器传输级）代码，然后对前述RTL代码施加激励获得其运行的结果以判断该RTL代码是否能正确运行，上述对RTL代码进行仿真验证以检验所设计代码的逻辑功能正确性的过程就称为功能仿真，也称为前仿真（简称前仿）。随后，进行逻辑综合——加入了约束、单元延时等信息，对逻辑综合后的网表进行仿真就称为时序仿真（仿真包含了延时信息），也称为后仿真（简称后仿）。
[0004]芯片EDA仿真的前仿真与后仿真所使用的仿真器和测试激励相同，但仿真所需文件不完全相同，仿真结果波形图也不同，时钟生成方式也不同。在实际的芯片EDA仿真验证中发现，有一些仿真问题是由时钟问题引入的：主要原因就是因为在前仿真和后仿真中时钟的生成方式不一样，使得在后仿真时容易出现时钟频率信息和前仿真的时钟频率信息不一致的问题，从而导致前仿真中能够正常运行的测试案例（case）在后仿真时出现报错。显然，提高EDA仿真中时钟频率准确性可以减少很多不必要的迭代，有助于提升仿真效率。
[0005]然而，目前对芯片仿真的时钟频率进行检查和校准通常是由人工进行：当后仿真出现报错时，后仿真验证人员往往需要人工将仿真的时钟频率信息与设定的参考时钟信号（clk信号，clk为clock 的缩写）进行比对，以检查时钟频率是否出现问题。上述人工校准时钟频率的方法的自动化程度较低，需要花费验证人员较多的时间，检查效率低，在一定程度上影响了整个开发周期。
技术实现思路
[0006]本专利技术的目的在于：克服现有技术的不足，提供了一种芯片EDA仿真中检查时钟的方法及装置。本专利技术能够根据EDA前仿真和EDA后仿真的仿真结果波形文件确定各个时钟信号clk的时钟频率，并与参考时钟信号文件中的时钟频率进行比对以检查时钟的正确性，从而保证EDA仿真中时钟的准确性，提升EDA仿真效率。
[0007]为实现上述目标，本专利技术提供了如下技术方案：一种芯片EDA仿真中检查时钟的方法，包括如下步骤：
获取EDA前仿真和EDA后仿真生成的仿真结果波形文件；根据仿真结果波形文件中的波形分别确定前仿真时钟信号clk的时钟频率和后仿真时钟信号clk的时钟频率，生成前仿真clk时钟频率文件和后仿真clk时钟频率文件；将前仿真clk时钟频率文件、后仿真clk时钟频率文件与参考时钟信号文件三者的时钟频率进行比对，并根据比对的结果生成clk结果文件。
[0008]进一步，所述仿真结果波形文件为fsdb波形文件。
[0009]进一步，根据fsdb波形文件中的fsdb波形计算时钟信号clk的时钟频率的步骤如下，分析fsdb波形中的时钟信号clk的边沿信息，所述时钟信号clk为具有周期性的脉冲信号，所述边沿信息包括上升沿和下降沿出现的时间点信息；获取任意2个相邻的clk上升沿的时间点信息t1和t2;计算相邻的上升沿时间间隔
△
t=t2
‑
t1后，确定前述时钟信号clk 的时钟频率f，所述时钟频率f的计算公式为f=100/
△
t。
[0010]进一步，所述EDA前仿真是对寄存器传输级RTL代码进行仿真验证，所述寄存器传输级RTL代码中针对clk语句设置有clk注释信息，通过所述clk注释信息对clk语句涉及的时钟信号clk的时钟频率进行注释；此时，在进行EDA前仿真之前还包括步骤：通过脚本抽取寄存器传输级RTL代码中的时钟信号clk和对应的clk注释信息，获取该时钟信号clk的名称和时钟频率值后，写入预设数据格式的参考时钟信号文件中。
[0011]进一步，所述参考时钟信号文件为采用Excel表格式的clk表格，所述clk表格预设有2个字段信息，分别为时钟信号clk的名称clk name和时钟频率值clk freq value。
[0012]进一步，所述clk结果文件中显示有各个时钟信号clk的名称，对于每个时钟信号clk，显示该时钟信号clk在参考时钟信号文件、前仿真clk时钟频率文件和后仿真clk时钟频率文件中的时钟频率值。
[0013]进一步，进行前述比对时，在判断前仿真clk时钟频率文件、后仿真clk时钟频率文件和参考时钟信号文件三者的时钟频率信息不一致的情况下，在所述clk结果文件中标注出不一致的clk的时钟频率值，或者标注出不一致的clk的名称和时钟频率值。
[0014]进一步，采集用户通过波形工具打开前述仿真结果波形文件的操作，读取前述clk结果文件后，在波形工具中对应着输出的仿真结果波形标注出时钟频率不一致的时钟信号clk所在位置。
[0015]本专利技术还提供了一种芯片EDA仿真中的时钟检查装置，包括如下结构：时钟频率计算模块，用于获取EDA前仿真和EDA后仿真生成的仿真结果波形文件后，根据仿真结果波形文件中的波形分别确定前仿真时钟信号clk的时钟频率和后仿真时钟信号clk的时钟频率，生成前仿真clk时钟频率文件和后仿真clk时钟频率文件；时钟信息检查模块，用于将前仿真clk时钟频率文件、后仿真clk时钟频率文件与参考时钟信号文件三者的时钟频率进行比对，并根据比对的结果生成clk结果文件。
[0016]进一步，所述仿真结果波形文件为fsdb波形文件，所述时钟频率计算模块被配置为：获取fsdb波形文件中的fsdb波形，分析fsdb波形中的时钟信号clk的边沿信息，所述时钟信号clk为具有周期性的脉
冲信号，所述边沿信息包括上升沿和下降沿出现的时间点信息；获取任意2个相邻的clk上升沿的时间点信息t1和t2；计算相邻的上升沿时间间隔
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t=t2
‑
t1后，确定前述时钟信号clk 的时钟频率f，所述时钟频率f的计算公式为f=100/
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t。
[0017]本专利技术由于采用以上技术方案，与现有技术相比，作为举例，具有以下的优点和积极效果：本专利技术能够根据EDA前仿真和EDA后仿真的仿真结果波形文件确定各个时钟信号clk的时钟频率信息，并与参考时钟信号文件中的时钟频率进行比对以检查时钟的正确性，从而保证EDA仿真中时钟的准确性，提升ED本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种芯片EDA仿真中检查时钟的方法，其特征在于包括步骤：获取EDA前仿真和EDA后仿真生成的仿真结果波形文件；根据仿真结果波形文件中的波形分别确定前仿真时钟信号clk的时钟频率和后仿真时钟信号clk的时钟频率，生成前仿真clk时钟频率文件和后仿真clk时钟频率文件；将前仿真clk时钟频率文件、后仿真clk时钟频率文件与参考时钟信号文件三者的时钟频率进行比对，并根据比对的结果生成clk结果文件。2.根据权利要求1所述的方法，其特征在于：所述仿真结果波形文件为fsdb波形文件。3.根据权利要求2所述的方法，其特征在于：根据fsdb波形文件中的fsdb波形计算时钟信号clk的时钟频率的步骤如下，分析fsdb波形中的时钟信号clk的边沿信息，所述时钟信号clk为具有周期性的脉冲信号，所述边沿信息包括上升沿和下降沿出现的时间点信息；获取任意2个相邻的clk上升沿的时间点信息t1和t2;计算相邻的上升沿时间间隔
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t=t2
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t1后，确定前述时钟信号clk的时钟频率f，所述时钟频率f的计算公式为f=100/
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t。4.根据权利要求1所述的方法，其特征在于：所述EDA前仿真是对寄存器传输级RTL代码进行仿真验证，所述寄存器传输级RTL代码中针对clk语句设置有clk注释信息，通过所述clk注释信息对clk语句涉及的时钟信号clk的时钟频率进行注释；此时，在进行EDA前仿真之前还包括步骤：通过脚本抽取寄存器传输级RTL代码中的时钟信号clk和对应的clk注释信息，获取该时钟信号clk的名称和时钟频率值后，写入预设数据格式的参考时钟信号文件中。5.根据权利要求4所述的方法，其特征在于：所述参考时钟信号文件为采用Excel表格式的clk表格，所述clk表格预设有2个字段信息，分别为时钟信号clk的名称clk name和时钟频率值clk freq value。6.根据权利要求1所述的方法，其...
【专利技术属性】
技术研发人员：袁力，胡扬央，
申请(专利权)人：眸芯科技上海有限公司，
类型：发明
国别省市：
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