选择电路制造技术

本发明专利技术提供一种选择电路，其包括：从输入其中的多个模拟信号中选择并输出第一信号的第一开关单元；根据供应到其中的参考电压输出第二信号的第二开关单元；以及将该第一信号与该第二信号相加的放大器。

【技术实现步骤摘要】
选择电路
在此讨论的实施例涉及用于模拟信号的选择电路技术。技术背景图1是传统选择电路的示意图。在此，假设输入三个模拟信号。该传统选择电路包括第一到第三输入端子(IN1到IN3) 1到3，含第一到第 三开关10到12的第一开关组4，含第四到第六开关13到15的第二开关 组5，差分输入放大器7，含差分输入放大器7的第一到第三输入电阻器 16到18的输入电阻器组6，差分输入放大器7的反馈电阻器8，以及输出 端子9。第一输入端子(IN1) 1通过第一开关IO连接到第一输入电阻器16， 并且通过第一输入电阻器16连接到差分输入放大器7的反相输入端子。 在第一开关IO和第一输入电阻器16之间的第一路径通过第四开关13连接 到模拟参考电压源SG。第一和第四开关10和13被第一信号Sl和第一信 号Sl的反相信号XS1控制。第一和第四开关10和13互斥地变为闭合状 态(closed state)即导通状态。在第二输入端子(IN2) 2和差分输入放大器7的反相输入端子之间的 第二路径上，第二和第五开关11和14以及第二输入电阻器17被连接。在 第三输入端子(IN3) 3和差分输入放大器7的反相输入端子之间的第三路 径上，第三和第六开关12和15以及第三输入电阻器18被连接。差分输入放大器7的输出端子连接到输出端子(OUT) 9。反馈电阻 器8连接在差分输入放大器7的输出端子和反相输入端子之间。如图1所示，当第一、第五和第六开关10、 14和15闭合，并且第 二、第三和第四开关11、 12和13断开(open)时，选择电路选择待输入 到第一输入端子(IN1) 1的信号svl。信号svl通过第一路径，以如下的增益被反相放大并被输出到输出端子(OUT) 9，所述增益是基于第一输入电阻器16和反馈电阻器8确定的。第二和第三路径分别连接到相应的电压源SG，所述电压源SG具有比 噪声源的阻抗低很多的传导电阻。因此，通过第二和第三开关11和12的 寄生元件泄漏到第二和第三路径中的噪声流向相应的具有较低阻抗的信号 地(signal ground)，从而防止噪声影响信号输出。己经公开了一种通过任意选择将被输入到放大器中的信号来放大并输 出所选择的模拟信号而没有波形失真的选择电路(参见，例如，日本专利 申请特开公开号No. H10-303656)。该选择电路包括与多个开关一起放置 的第一开关单元和放大电路，该第一开关单元用于分别选择性地使输入其 中的多个模拟信号通过，该放大电路放大通过了第一开关单元的模拟信 号。该选择电路还包括偏压电路，该偏压电路基于参考电压将放大电路的 输入电压调整到期望值，并且该偏压电路连接到所述开关的每个输入端 子。然而，关于在图1中示出的第二开关组5，传统选择电路出现如下的 问题。当第一到第三输入电阻器16到18以及反馈电阻器8的电阻值都等 于Rl时，差分输入放大器7的增益变为单倍的(one-fold)，并且信号 svl被以单倍增益输出。相反，考虑自差分输入放大器7的反相输入端子 起的输入一侧，三个电阻器Rl并联。因此，关于差分输入放大器7的反 相输入端子的输入电阻变为R1的三分之一 (R1/3)。因此，假设nva是差分输入放大器7的输入换算噪声(input reduced noise)并且存在于差分输入放大器7的同相输入端子处，则由如下等式 (1)表示的信号V (OUT)被输出到输出端子(OUT) 9。换言之，关于 信号svl的增益是单倍的，而关于差分输入放大器7的噪声的噪声增益变 为四倍，因此信噪比性能下降。<formula>formula see original document page 6</formula>当去除第二开关组5以防止信噪比性能下降时，泄漏到第一开关组4 的断开开关中的噪声不能够流入信号地。因此，必需尽可能地降噪。传统上，在相同的半导体衬底上形成第一开关组4中的每个开关10到12，输入电阻器组6中的每个输入电阻器16到18，差分输入放大器7 以及反馈电阻器8。开关10到12中的每一个都包括金属氧化物半导体 (MOS)晶体管。在将被连接到电源或者地的阱区(well region)中形成 MOS晶体管。因此，当信号源和选择电路被形成在相同的半导体衬底上时，在阱电 势上叠加的噪声可能通过在关断的MOS晶体管的源极、漏极和栅极的每 个电极与阱区之间的寄生电阻或者寄生电容泄漏到开关中，造成了噪声泄 漏到断开的开关中的主要因素。当MOS晶体管的尺寸减小时，寄生电阻变大并且寄生电容变小，因 而能够减少通过寄生元件泄漏到信号路径中的噪声。然而，传导电阻变 大，并且不可能不考虑关于串联连接到MOS晶体管的输入电阻器组6中 的每个电阻值的传导电阻值。因为MOS晶体管的传导电阻随栅极和源极之间的电压变化，所以差 分输入放大器7的输入电阻随栅极一源极电压变化。因此，从差分输入放 大器7输出的信号振幅变化，并且将被放大的信号波形失真。换言之，选 择电路的输入和输出增益随信号电平变化，降低了信号质量。因此，在构成开关的MOS晶体管的尺寸和泄漏到开关中的噪声所能 减少的程度上存在限制。因此，传统上， 一直很难减少泄漏到信号路径中 的噪声以及在放大器的输出信号中所包括的噪声。
技术实现思路
在此讨论的实施例的一个方面是提供一种选择电路，该选择电路包 括从输入其中的多个模拟信号中选择并输出第一信号的第一开关单元； 根据供应到其中的参考电压输出第二信号的第二开关单元；以及将该第一 信号与该第二信号相加的放大器。本专利技术的其他目的、特征和优点将在如下的对本专利技术的具体描述中被具体阐述，或者当结合附图阅读该具体描述时所述目的、特征和优点将变 得清楚。附图说明图l是传统选择电路的示意图；图2是根据第一实施例的选择电路的示意图；图3是在选择电路的开关中所包括的半导体元件的等效电路的示意图；图4是半导体元件的平面布局的示意图；以及图5是根据第二实施例的选择电路的示意图。具体实施方式通过参考附图，在下文中详细说明根据本专利技术的示例性实施例。虽然 其中存在三个输入模拟信号的情况被说明，但是本专利技术并不局限于此并且 本专利技术还可应用于多于三个的输入模拟信号的情况。在下文中，类似标号 代表类似元件，并且省略对它们的描述。图2是根据第一实施例的选择电路的示意图。该选择电路包括第一开关单元24、第二开关单元25、差分输入放大器27、差分输入放大器27 的反馈电阻器28、电阻器42和输出端子(OUT) 29。第一开关单元24包 括第一到第三开关30到32，以及第一到第三输入电阻器36到38。第二 开关单元25包括第四到第六开关33到35，以及第四到第六输入电阻器 39到41。第一到第三输入端子(IN1到IN3) 21到23分别通过第一到第三开关 30到32连接到第一到第三电阻器36到38，所述第一到第三电阻器36到 38连接到差分输入放大器27的反相输入端子。为了简便，将第一开关单 元24中的三条信号路径相应地称作第一到第三路径。第四到第六输入电阻器39到41的一端通过第四到第六开关33到35 连接到模拟参考电压源SG，并且另一端连接到差分输入放大器27的同相 输入端子。为了简便，将第二开关单元25中的三条信号路径相应本文档来自技高网...

【技术保护点】
一种选择电路，包括：　　　　第一开关单元，从输入其中的多个模拟信号中选择并输出第一信号；　　　　　第二开关单元，从供应到其中的参考电压输出第二信号；以及　　　　放大器，将所述第一信号与所述第二信号相加。

【技术特征摘要】
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【专利技术属性】
技术研发人员：宫田美模，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]