用于时钟偏斜校准的电子电路和方法技术

公开了用于时钟偏斜校准的电子电路和方法。所述电子电路包括滤波电路，被配置为对由多相时钟驱动的串行器电路系统输出的数据进行滤波，并且生成表示输入到串行器电路系统的多个多相时钟信号之间的偏斜的差分电压，其中，差分电压的极性表示所述多个多相时钟信号之间的偏斜的极性；离散时间积分器电路系统，被配置为对生成的差分电压进行放大；比较器电路系统，被配置为基于差分电压和期望值来确定差分电压的差异度；以及时钟偏斜校正器电路系统，被配置为：基于确定的差异度来修改所述多个多相时钟信号的上升沿和/或下降沿位置，触发串行器电路系统根据修改后的多个多相时钟信号来输出数据，以及减小所述多个多相时钟信号之间的偏斜。号之间的偏斜。号之间的偏斜。

【技术实现步骤摘要】
用于时钟偏斜校准的电子电路和方法
[0001]本申请要求于2020年12月28日在印度专利、外观设计和商标局提交的第202041056753号印度专利申请的优先权的权益，所述印度专利申请的全部内容通过引用包含于此。


[0002]专利技术构思的各种示例实施例涉及半导体电路领域，更具体地，涉及用于时钟偏斜检测、校准的方法、其电路和/或其系统。

技术介绍

[0003]在超高速串行器操作(例如，以>20Gbps操作的串行器电路等)中，串行器或解串器可以不按锁相环(PLL)时钟的全时钟速率工作。例如，因为半速率或四分之一速率时钟架构更鲁棒，所以串行器或解串器可以以半速率或四分之一速率时钟架构进行操作。然而，这样的选择伴随着选通到选通误差(strobe
‑
to
‑
strobe error)和/或时钟相位之间的偏斜的成本。2个半速率或4个四分之一速率时钟之间的选通到选通误差或偏斜直接转化为输出处的高频抖动。
[0004]图1a示出常规半速率串行器的示例，并且表1示出图1a的半速率串行器的对应真值表。图1b示出理想的2比1串行化的时序图。图1c进一步示出具有对应于半速率串行器架构的时钟I与IB之间的偏斜的非理想时钟，这进而在使用常规半速率串行器时导致串行数据中的高频抖动。因此，至少期望和/或需要减少时钟I与IB之间的偏斜量，以便接近理想的串行化。偏斜被定义为时钟信号的任何两个指定边沿之间的时间间隔偏差。在一个示例中，对于半速率配置，时钟I与IB的上升
‑/>上升偏斜可被定义为从时钟I的上升沿到时钟IB的上升沿的时间间隔的偏差(例如，差等)。同样地，上升
‑
下降偏斜可被定义为从时钟I的上升沿到时钟IB的下降沿的时间间隔的偏差等。
[0005]图2示出用于高速定时(high
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speed clocking)的示例常规正交时钟偏斜校准电路。常规正交时钟偏斜校准电路至少基于异或(XOR)相位检测器，随后是占空比检测电路。然而，放大器和比较器的偏移限制了(例如，减小、抑制等)常规校准电路的残余偏斜性能度量。放大器和比较器的偏移导致在对偏斜的方向和/或极性进行检测的误差，这在时钟偏斜的校准结束时表现为残余偏斜。此外，XOR相位检测器电路的非理想性进一步引入偏斜检测中的误差，并且限制常规校准电路的残余偏斜性能度量。此外，各个时钟I和Q中的占空比失真导致不正确的IQ偏斜检测。其他示例常规解决方案使用已知的可变强度缓冲器提供用于偏斜的校正机制，但是仍然受到上述相同的限制。
[0006]与常规机制相关联的另一限制和/或缺点是放大器的使用，放大器导致在比较器的输入处添加噪声。与偏移类似，放大器噪声也影响常规校准电路的残余偏斜性能度量。针对具有多级放大和/或多个放大器的配置，常规机制以添加更多噪声和/或显著消耗更多功率结束。
[0007]总之，高速电路(例如，以大于10GHz操作的电路，但是不限于此)中的时钟偏斜误
差成为限制电路性能的主要因素之一。例如，时钟偏斜误差导致高速通信电路中的抖动，这消耗高速通信电路的时序裕量的主要份额并且影响通信系统的误码率(BER)。并且在诸如高速模数转换器(ADC)的电路中，时钟偏斜误差导致非均匀采样并影响ADC电路的线性度。因此，时钟偏斜校准电路构成高速电路的重要且关键的部件。尽管时钟偏斜误差本质上是静态的或缓慢变化的，但它被视为通信电路中的高频抖动。
[0008]因此，期望和/或需要低功率解决方案，从而以若干飞秒量级的非常高的准确度检测时钟偏斜误差，并校正检测到的时钟偏斜误差。
[0009]对于高速串行器
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解串器(SER
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DES)电路，还期望和/或需要使数据路径中的高频抖动减小和/或最小化。
[0010]换句话说，需要一种有效地检测偏斜(例如，低至若干飞秒量级)并校准多相时钟信号以至少在高速电路(例如，>10GHz等)中实现本质上更好的残余偏斜性能的改进机制。此外，期望和/或需要一种有效地校准偏斜并且也合算、具有高准确度并具有低功耗的改进机制。

技术实现思路

[0011]提供本
技术实现思路
以简要的形式介绍在专利技术构思的具体实施方式中进一步描述的构思的选择。本
技术实现思路
不意在确定要求保护的主题的关键特征或必要专利技术构思，也不意在用于确定要求保护的主题的范围。
[0012]专利技术构思的各种示例实施例表示用于多相时钟偏斜校准的电子电路及其系统和/或操作所述电子电路的方法。所述电子电路包括：滤波电路，被配置为对由多相时钟驱动的串行器电路系统输出的数据进行滤波，并且生成表示到串行器电路系统的多个输入的多相时钟信号之间的偏斜的差分电压，其中，差分电压的极性表示多相时钟信号的偏斜的极性；离散时间积分器电路系统，被配置为对生成的差分电压进行放大；比较器电路系统，被配置为基于差分电压和期望值来确定差分电压的差异度；以及时钟偏斜校正器电路系统，被配置为：基于确定的差异度来修改所述多个多相时钟信号的上升沿或下降沿位置，触发串行器电路系统根据修改后的多个多相时钟信号来输出数据，以及减小所述多个多相时钟信号之间的偏斜。
[0013]至少一个示例实施例的用于多相时钟偏斜校准的电子电路提供了一种新的低功率解决方案以若干飞秒量级的非常高的准确度检测时钟偏斜误差，并且校正时钟偏斜误差并使电子电路的数据路径中的高频抖动减小和/或最小化。
[0014]为了进一步阐明专利技术构思的优点和特征，如附图所示，将通过参照专利技术构思的具体示例实施例对专利技术构思进行更具体的描述。理解的是，这些附图仅描绘了专利技术构思的典型示例实施例，因此不应被视为限制其范围。将利用附图以附加的具体性和细节来描述和解释本明构思的示例实施例。
附图说明
[0015]当参照附图阅读下面的详细描述时，将更好地理解专利技术构思的示例实施例的这些以及其他特征、方面和优点，贯穿附图，相同的字符表示相同的部件，其中：
[0016]图1a至图1c示出常规半速率串行器、常规半速率串行器的真值表、理想时序图和
时序图；
[0017]图2示出常规时钟偏斜校准电路；
[0018]图3a至图3b示出根据专利技术构思的至少一个示例实施例的用于多相时钟偏斜校准的电子电路；
[0019]图4示出根据专利技术构思的至少一个示例实施例的用于电子电路中的多相时钟偏斜校准的处理；
[0020]图5a至图5b示出根据专利技术构思的至少一个示例实施例的基于用于校正时钟的偏斜的电路的校准回路；
[0021]图6示出根据专利技术构思的至少一个示例实施例的半速率校准；
[0022]图7示出根据专利技术构思的至少一个示例实施例的控制生成器的操作。
[0023]图8a至图8b是根据专利技术构思的至少一个示例实施例的用于四分之一速率架构的操作的示例方法。
[0024]此外，本领域技术人员将理解，附图中的元件为了简洁而被示出并且可不按比例。例如，流程图示出根据涉及以帮助提高本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于多相时钟偏斜校准的电子电路，包括：滤波电路，被配置为对由多相时钟驱动的串行器电路系统输出的数据进行滤波，并且生成表示输入到串行器电路系统的多个多相时钟信号之间的偏斜的差分电压，其中，差分电压的极性表示所述多个多相时钟信号之间的偏斜的极性；离散时间积分器电路系统，被配置为对生成的差分电压进行放大；比较器电路系统，被配置为基于差分电压和期望值来确定差分电压的差异度；以及时钟偏斜校正器电路系统，被配置为：基于确定的差异度来修改所述多个多相时钟信号的上升沿和/或下降沿位置，触发串行器电路系统，以根据修改后的多个多相时钟信号来输出数据，以及减小所述多个多相时钟信号之间的偏斜。2.根据权利要求1所述的电子电路，其中，所述多个多相时钟信号对应于半速率或四分之一速率串行器配置。3.根据权利要求1所述的电子电路，其中，多相时钟驱动的串行器电路系统被配置为：通过所述多个多相时钟信号经由边沿触发来接收期望的输入数据模式；感测所述多个多相时钟信号之间的偏斜；输出具有与所述多个多相时钟信号之间的偏斜成比例的占空比的信号；以及基于对所述多个多相时钟信号的校准，将串行器电路系统的输出数据的间隔迭代地校准为一个单位间隔，从而实现所述电子电路的数据路径内的校准。4.根据权利要求3所述的电子电路，其中，滤波电路包括低通电路，低通电路被配置为基于串行器电路系统的输出数据的占空比来生成差分电压，其中，生成的差分电压是静态差分电压。5.根据权利要求1所述的电子电路，其中，离散时间积分器电路系统被配置为：对来自滤波电路的差分电压进行积分；基于积分的结果来生成具有期望增益和减小的有效偏移的放大的差分电压；以及将放大的差分电压发送到比较器电路系统。6.根据权利要求1所述的电子电路，其中，比较器电路系统包括自动调零比较器电路，自动调零比较器电路被配置为将放大的差分电压与用于检测占空比的期望值进行比较。7.根据权利要求1至6中的任一项所述的电子电路，还包括：控制生成器电路系统，被配置为执行有限状态机以基于比较器电路系统的输出生成控制信号，控制信号由多个上码和下码表示，控制信号控制所述多个多相时钟信号之间的偏斜。8.根据权利要求1至6中的任一项所述的电子电路，其中，时钟偏斜校正器电路系统包括：上拉晶体管，被配置为基于由上码定义的第一控制电压来调节所述多个多相时钟信号中的至少一个时钟信号的上升沿；下拉晶体管，被配置为基于由下码定义的第二控制电压来调节所述多个多相时钟信号中的所述至少一个时钟信号的下降沿；以及交叉耦合反相器，被配置为维持所述多个多相时钟信号的互补性质。9.根据权利要求1至6中的任一项所述的电子电路，还包括：
控制生成器电路系统，以负反馈配置被配置为：减小所述多个多相时钟信号的时钟相位之间的偏斜；增大上码以引起占空比的减小，直到比较器电路系统的输出从第一电平改变为第二电平为止；以及减小下码以引起占空比的增大，直到比较器电路系统的输出从第二电平改变为第一电平为止。10.一种用于多相时钟偏斜校准的电子电路，包括：滤波电路，被配置为对多个多相时钟信号进行滤波，并且生成表示所述多个多相时钟信号之间的偏斜的差分电压；离散时间积分器电路系统，被配置为对生成的差分电压进行放大；比较器电路系统，被配置为基于差分电压和期望值来确定差分电压的差异度；以及时钟偏斜校正器电路系统，被配置为：基于确定的差异度来修改所述多个多相时钟信号的上升沿或下降沿位置，并且减小所述多个多相时钟信号之间的偏斜。11.一种用于电子电路中的多...

【专利技术属性】
技术研发人员：赛斯，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：