半导体的制造方法技术

本文描述一种半导体的制造方法。制造方法中提到的植入遮罩形成技术包括通过非微影术技术提高植入遮罩中图案的初始深宽比，其可包括在植入遮罩上形成抗硬化层。可通过光学微影术技术将图案形成为初始深宽比，初始深宽比降低或最小化在图案形成期间图案塌陷的可能性。接着，在植入遮罩上形成抗硬化层以提高图案的高度且减小图案的宽度，这提高了图案的开口或沟槽的高度与开口或沟槽的宽度之间的深宽比。这样，植入遮罩中的图案可以降低或最小化图案形成期间图案塌陷的可能性的方式形成为超高深宽比。深宽比。深宽比。

【技术实现步骤摘要】
半导体的制造方法


[0001]本揭露关于一种半导体的制造方法。

技术介绍

[0002]数字相机及其他光学成像装置采用影像感测器。影像感测器将光学影像转换为可表示为数字影像的数字数据。影像感测器包括像素感测器阵列及支援逻辑。阵列中的像素感测器是用于量测入射光的单元装置，且支援逻辑有助于量测的读出。光学成像装置中常用的影像感测器的一种类型是背照式(backside illumination，BSI)影像感测器。BSI影像感测器制造可低成本、小尺寸、及高度整合地整合至半导体制程中。此外，BSI影像感测器可具有低工作电压、低功耗、高量子效率、及低读出噪声，且可允许随机存取。

技术实现思路

[0003]根据本揭露的一些实施例中，一种半导体的制造方法包括以下步骤。在一基板上方的一光阻剂层中形成一图案，其中该图案包括穿过该光阻剂层的多个沟槽；在该光阻剂层上执行一抗硬化操作，以使一硬化层形成在该光阻剂层的一顶表面上及该些沟槽的多个侧壁上；及在执行该抗硬化操作之后，执行一离子植入操作，以使用该图案作为一植入遮罩在该基板中形成一或多个隔离井。
[0004]根据本揭露的一些实施例中，一种半导体的制造方法包括以下步骤。穿过一基板上方的一光阻剂层形成多个沟槽，在该光阻剂层的一顶表面上及该些沟槽的多个侧壁上使用一全氟化合物执行一表面处理操作，其中该全氟化合物与该光阻剂层反应以在该光阻剂层的该顶表面上及该些沟槽的多个侧壁上形成一硬化层，且其中相对于该光阻剂层的一碳密度，该硬化层的一碳密度更大；及在执行该表面处理操作之后，执行一离子植入操作，以使用该光阻剂层及该些沟槽作为一植入遮罩在该基板中形成多个隔离井。
[0005]根据本揭露的一些实施例中，一种半导体的制造方法包括以下步骤。穿过一基板上方的一光阻剂层形成多个沟槽，其中多个沟槽的一高度与多个沟槽的一宽度之间的一深宽比等于或小于8；在形成该些沟槽之后，将该些沟槽的该深宽比提高至等于或大于10；在提高该深宽比且使用该光阻剂层之后，执行一离子植入操作以基于该些沟槽在该基板中形成多个隔离井；在该基板中及该些隔离井上方形成一隔离结构；在该些隔离井之间及该隔离结构之间形成包括在一像素阵列中的多个像素感测器的多个光电二极管；在该些光电二极管上方形成多个滤色区；及在该些滤色区上方形成一微透镜层。
附图说明
[0006]本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
[0007]图1是可实施本文描述的系统及/或方法的实例环境的图；
[0008]图2及图3是本文描述的实例像素感测器的图；
[0009]图4A至图4O是本文描述的实例实施的图；
[0010]图5是图1的一或多个装置的实例组件的图；
[0011]图6至图8是与形成隔离井有关的实例制程的流程图。
[0012]【符号说明】
[0013]AA:线
[0014]H1～3:高度
[0015]T1:厚度
[0016]W1～3:宽度
[0017]100:环境
[0018]102:沉积工具
[0019]104:曝光工具
[0020]106:显影剂工具
[0021]108:蚀刻工具
[0022]110:平坦化工具
[0023]112:电镀工具
[0024]114:离子植入工具
[0025]116:晶圆/晶片传输工具
[0026]200:像素阵列
[0027]202:像素感测器
[0028]204:隔离井
[0029]300:像素阵列
[0030]302a～c:像素感测器
[0031]304:基板
[0032]306:光电二极管
[0033]308:隔离井
[0034]310:隔离结构
[0035]312:ARC
[0036]314:介电层
[0037]316:金属层
[0038]318:网格结构
[0039]320a～c:滤色区
[0040]322:微透镜层
[0041]400:实例实施
[0042]402:光阻剂层
[0043]404:图案
[0044]406:硬化层
[0045]408:植入遮罩
[0046]410:离子
[0047]412:开口
[0048]414:开口
[0049]500:装置
[0050]510:总线
[0051]520:处理器
[0052]530:记忆体
[0053]540:储存组件
[0054]550:输入组件
[0055]560:输出组件
[0056]570:通信组件
[0057]600:制程
[0058]610:方块
[0059]620:方块
[0060]630:方块
[0061]700:制程
[0062]710:方块
[0063]720:方块
[0064]730:方块
[0065]800:制程
[0066]810:方块
[0067]820:方块
[0068]830:方块
[0069]840:方块
[0070]850:方块
[0071]860:方块
[0072]870:方块
具体实施方式
[0073]以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
[0074]此外，为了方便用于描述如诸图中图示的一个元件或特征与另一(多个)元件或(多个)特征的关系的描述，在本文中可使用空间相对术语，诸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”及类似者。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。装置可另外定向(旋转90度或处于其他定
向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
[0075]隔离井可用于在像素阵列中相邻像素感测器的光电二极管之间提供电隔离。隔离井可通过离子植入形成。植入遮罩可经图案化以界定待在其中形成隔离井的基板中的位置。在植入遮罩中形成图案可能会出现一些问题。举例而言，可用于形成高深宽比本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体的制造方法，其特征在于，包含以下步骤：在一基板上方的一光阻剂层中形成一图案，其中该图案包括穿过该光阻剂层的多个沟槽；在该光阻剂层上执行一抗硬化操作，以使一硬化层形成在该光阻剂层的一顶表面上及所述多个沟槽的多个侧壁上；及在执行该抗硬化操作之后，执行一离子植入操作，以使用该图案作为一植入遮罩在该基板中形成一或多个隔离井。2.如权利要求1所述的制造方法，其特征在于，该一或多个隔离井包括在一像素阵列中；及其中该一或多个隔离井在该像素阵列中的多个相邻像素感测器之间提供光隔离。3.如权利要求1所述的制造方法，其特征在于，在该光阻剂层中形成该图案的步骤包含以下步骤：形成该图案，使得所述多个沟槽的一高度与所述多个沟槽的一宽度之间的一深宽比等于或小于8。4.如权利要求1所述的制造方法，其特征在于，执行该抗硬化操作的步骤包含以下步骤：执行该抗硬化操作30秒至120秒的一范围内的一持续时间。5.一种半导体的制造方法，其特征在于，包含以下步骤：穿过一基板上方的一光阻剂层形成多个沟槽，在该光阻剂层的一顶表面上及所述多个沟槽的多个侧壁上使用一全氟化合物执行一表面处理操作，其中该全氟化合物与该光阻剂层反应以在该光阻剂层的该顶表面上及所述多个沟槽的多个侧壁上形成一硬化层，且其中相对于该光阻剂层的一碳密度，该硬化层的一碳密度更大；及在执行该表面处理操作之后，执行一离子植入操作...

【专利技术属性】
技术研发人员：邱威超，刘永进，陈裕文，张浚威，郭景森，许峰嘉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：