本发明专利技术涉及一种制造集成电路的方法及系统。所提出的方法包括：根据与晶圆上第一组标记相关联的第一量测数据及第一补偿数据、以及与所述晶圆上第二组标记相关联的第二量测数据及第二补偿数据而计算损失值；以及经由调整与所述第一补偿数据及所述第二补偿数据相关联的第一参数组，使所述损失值与目标损失值之间的差异小于损失临限值。间的差异小于损失临限值。间的差异小于损失临限值。
【技术实现步骤摘要】
一种制造集成电路的方法和系统
[0001]本专利技术大体上涉及半导体
，更具体地，涉及一种制造集成电路的方法和系统。
技术介绍
[0002]在集成电路制造领域，光刻工艺是一种关键的工艺，其工艺质量直接影响集成电路的成品率、可靠性、芯片性能以及使用寿命等参数指标。光刻工艺的工艺质量改进与这些参数指标的稳定性息息相关。
[0003]一种类型的光刻工艺，称为光刻法，其通过将诸如紫外光的光线照射掩膜板，使得掩膜板上的图案曝光到晶圆上的光刻胶。光刻胶包括当暴露于紫外光照射时经历化学转变的一个或多个组件。因而光刻胶发生的特性变化允许选择性的去除光刻胶的曝光部分或者未曝光部分。这样，光刻工艺可将来自掩模版的图案转移到光刻胶，然后选择性的去除光刻胶以显露图案。此外，可以重复以上操作，以实现叠加多个图案层的光刻工艺。
[0004]随着半导体工艺技术的不断革新，如何对多个图案层的叠加偏差进行控制已经成为集成电路成品率的关键因素。如何改善叠加偏差已成为半导体行业面临的主要挑战之一。另一方面，由于掩膜板尺寸的限制，在CCD(电荷耦合器件)和CIS(CMOS成像传感器)制造中广泛采用拼接技术。如何控制拼接偏差是另一个挑战。
[0005]在高数值孔径EUV(极紫外光)光刻技术中引入了歪象校正透镜(Anamorphic lens)，以使图案层具有更高的分辨率。这项技术需要将掩膜板上的图形沿单一方向拉伸进行形变(例如沿着X方向)，掩膜板上经过形变的图形需多次曝光并经由拼接技术形成晶圆上的图案层。拼接偏差的控制在高数值孔径EUV光刻技术中亦显不可或缺。叠加偏差与拼接偏差的校正在光刻工艺中扮演了重要角色。
技术实现思路
[0006]本专利技术实施例的目的之一在于提供一种制造集成电路的方法，其对偏差的校正同时考虑了拼接偏差和叠加偏差，有效地改善了集成电路制造过程中的拼接偏差和叠加偏差。
[0007]本专利技术一实施例提供了一种制造集成电路的方法，其包括：根据与晶圆上第一组标记相关联的第一量测数据及第一补偿数据、以及与所述晶圆上第二组标记相关联的第二量测数据及第二补偿数据而计算损失值；以及经由调整与所述第一补偿数据及所述第二补偿数据相关联的第一参数组，使所述损失值与目标损失值之间的差异小于损失临限值。
[0008]本专利技术另一实施例提供了一种制造集成电路的方法，其包括根据以下公式计算损失值：L2系所述损失值；OVL
i
系与晶圆上第一组标记相关联的第一补偿数据；系与所述第一组标记相关联的第一量测数据；Stitch
j
系与所述晶圆上第二组标记相关联的第二补偿数据；系与所述
第二组标记相关联的第二量测数据；α系第一加权值；且β系第二加权值。
[0009]本专利技术又一实施例还提供了一种用于制造集成电路的系统，其包括：处理器、存储有计算机可执行指令的非易失性计算机可读媒体以及处理台。存储有计算机可执行指令的非易失性计算机可读媒体耦合至所述处理器。处理台用以支撑晶圆。其中所述处理器可执行所述计算机可执行指令以在所述晶圆上实施根据前述实施例中所述的制造集成电路的方法。
附图说明
[0010]图1为根据本专利技术一实施例的晶圆的示意图。
[0011]图2(a)为根据本专利技术一实施例的晶圆上的某一区域的示意图。
[0012]图2(b)为根据本专利技术另一实施例的晶圆上的某一区域的示意图。
[0013]图3(a)说明了根据本专利技术一实施例的量测数据的示意图。
[0014]图3(b)说明了根据本专利技术一实施例的补偿数据的示意图。
[0015]图4为根据本专利技术一实施例的制造集成电路的方法流程图。
[0016]图5(a)为使用了图4所示的方法之后的叠加偏差向量图。
[0017]图5(b)为使用了图4所示的方法之后的拼接偏差向量图。
[0018]图6为根据本专利技术的比较实施例的制造集成电路的方法流程图。
[0019]图7为根据本专利技术的比较实施例的制造集成电路的方法流程图。
[0020]图8(a)为使用了图6所示的方法之后的叠加偏差向量图。
[0021]图8(b)为使用了图6所示的方法之后的拼接偏差向量图。
具体实施方式
[0022]为更好的理解本专利技术的精神，以下结合本专利技术的部分优选实施例对其作进一步说明。
[0023]以下详细地讨论本专利技术的各种实施方式。尽管讨论了具体的实施，但是应当理解，这些实施方式仅用于示出的目的。相关领域中的技术人员将认识到，在不偏离本专利技术的精神和保护范围的情况下，可以使用其他部件和配置。
[0024]图1为根据本专利技术一实施例的晶圆的示意图。
[0025]图1显示了晶圆W1的示意图。晶圆W1上可包含复数个区域10。每个区域10内可包含一个完整的半导体器件，例如芯片。晶圆W1上每个区域10内的器件，可经由半导体机台在晶圆基板上实施多个工序(包含但不限于：沉积、蚀刻、曝光、显影等等)逐渐完成。由半导体机台所实施的每一道工序可以在基板上形成数层微结构，最终形成所要制造的器件。
[0026]随着所制造的半导体器件的面积不同，区域10的面积可能大于半导体机台实施每道工序的尺寸限制。因此，在某些实施例中，半导体机台可以在区域10内界定数个子区域。经由对区域10内的各个子区域分别实施工序，最终在区域10内完成所要制造的器件。
[0027]在某些实施例中，区域10内可包含子区域10a、10b、10c、10d、10e、10f、10g、10h、及10i。在本专利技术其他一些实施例中，子区域的数量依照实际需要而定。例如，子区域的数量可大于9个或小于9个。
[0028]图2(a)为根据本专利技术一实施例的晶圆上的某一区域的示意图。如图2(a)所示，区
域100分为中间区域102以及位于中间区域102之外的周缘区域104。
[0029]区域100包括第一子区域106a以及第二子区域106b。第一子区域106a以及第二子区域106b位于中间区域102之内。第二子区域106b邻近于第一子区域106a。在图2(a)中，第一子区域106a以及第二子区域106b的大小不同。然而，在本专利技术另一些实施例中，第一子区域106a以及第二子区域106b的大小也可以相同。
[0030]多个叠加标记(overlay marks)108可设置于区域100的周缘区域104。叠加标记108可用于校正晶圆当前层上的特定区域相对于前1或2层上该特定区域的位置。
[0031]在图2(a)中，叠加标记108的数量为6个。然而，在本专利技术其他一些实施例中，叠加标记108的数量依照实际需要而定。例如，叠加标记108的数量可大于6个或小于6个。另外，在本专利技术其他一些实施例中，也可以在周缘区域104的其他位置处设置叠加标记108。叠加标记108的设置位置并非局限于周缘区域104内。在本专利技术其他一些实施例中，叠加标记108可设置于区域100的任意位置。
[0032]第一子区域106a的尺寸可本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种制造集成电路的方法，其包括：根据与晶圆上第一组标记相关联的第一量测数据及第一补偿数据、以及与所述晶圆上第二组标记相关联的第二量测数据及第二补偿数据而计算损失值；以及经由调整与所述第一补偿数据及所述第二补偿数据相关联的第一参数组，使所述损失值与目标损失值之间的差异小于损失临限值。2.根据权利要求1所述的制造集成电路的方法，其进一步包括：根据所述第一参数组校正所述晶圆上的的叠加偏差；以及根据所述第一参数组校正所述晶圆上的的拼接偏差。3.根据权利要求1所述的制造集成电路的方法，其中所述第一组标记设置于所述晶圆的第一区域及第二区域的周缘，且所述第二组标记设置于邻近所述第一区域及所述第二区域的交界处。4.根据权利要求1所述的制造集成电路的方法，其中所述损失值系进一步根据与所述第一组标记相关联的第一加权值、及与所述第二组标记相关联的第二加权值而计算。5.根据权利要求4所述的制造集成电路的方法，其中所述第一加权值与所述第一组标记的数量相关联，且所述第二加权值与所述第二组标记的数量相关联。6.根据权利要求4所述的制造集成电路的方法，其中所述第一加权值与所述第一组标记的数量成反比，且所述第二加权值与所述第二组标记的数量成反比。7.根据权利要求1所述的制造集成电路的方法，其中所述第一补偿数据系根据所述第一参数组以及与所述第一组标记相关联的第一坐标矩阵而获得。8.根据权利要求1所述的制造集成电路的方法，其中所述第二补偿数据系根据所述第一参数组以及与所述第二组标记相关联的第二坐标矩阵而获得。9.根据权利要求1所述的制造集成电路的方法，其中：所述第一补偿数据包含在第一方向上与所述第一组标记相关联的第一组分量，以及在第二方向上与所述第一组标记相关联的第二组分量。10.根据权利要求1所述的制造集成电路的方法，其中：所述第二补偿数据包含在第一方向上与所述第二组标记相关联的第一组分量，以及在第二方向上与所述第二组标记相关联的第二组分量。11.根据权利要求1所述的制造集成电路的方法，其中：所述第一量测数据包含在第一方向上与所述第一组标记相关联的第一组分量，以及在第二方向上与所述第一组标记相关联的第二组分量。12.根据权利要求1所述的制造集成电路的方法，其中：所述第二量测数据包含在第一方向上与所述第二组标记相关联的第一组分量，以及在第二方向上与所述第二组标记相关联的第二组分量。13.一种制造集成电路的方法，其包括根据以下公式计算损失值：其中L2系所述损失值；
OVL
i
系与晶圆上第一组标记相关联的第一补偿数据；系与所述第一组标记相关联的第一量测数据；Stitch
j
系与所述晶圆上第二组标记相关联的第二补偿数据；系与所述第二组标记相关联的第二量测数据；α系第一加权值；且β系第二加权值。14.根据权利要求13所述的制造集成电路的方法，...
【专利技术属性】
技术研发人员：浦海峰，朱宁锜，钟声远，
申请(专利权)人：科磊股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。