【技术实现步骤摘要】
数据处理装置与其数据存取电路
[0001]本申请涉及一种数据处理装置与其数据存取电路，特别是涉及一种可将缓存存储器设定为紧耦合存储器的数据处理装置与其数据存取电路。
技术介绍
[0002]处理器能于一到数个周期存储器取缓存(cache)，因而缓存常用于存放处理器需要的数据副本，以提升整体的运算效能。不过，缓存的储存空间有限，在某些情况下重要的数据会被取代回(evicted)主存储器中，因而处理器需要耗费额外的时间自主存储器取回该笔数据。并且，用户无法得知缓存的地址，无法直接存取缓存中的数据以观察程序的执行状态。
[0003]紧耦合存储器(tightly coupled memory)同样为处理器能于一到数个周期存储器取的储存装置，使其适合用于存放对于处理时间有严格要求的程序代码，或是存放需要频繁存取的数据。紧耦合存储器的储存空间会被应射至固定地址区间，因而的数据可轻易被用户存取且在一般情况下不会被取代。不过，因为地址固定的缘故，紧耦合存储器的使用弹性低于缓存。
技术实现思路
[0004]本申请提供一种...
【技术保护点】
【技术特征摘要】
1.一种数据处理装置，包括：一存储器电路，包括用于储存数据的多个缓存路；以及一数据存取电路；响应于一致能信号的一第一逻辑状态，若一存取要求的一地址的一标签相同于所述多个缓存路的一对应标签，所述数据存取电路判断发生一缓存命中；响应于所述致能信号的一第二逻辑状态，若所述地址位于所述数据存取电路指定的一或多个默认地址区间，所述数据存取电路判断发生所述缓存命中，而若所述地址位于所述一或多个默认地址区间之外，所述数据存取电路判断发生一缓存失误。2.根据权利要求1所述的数据处理装置，其特征在于，所述多个缓存路的每一个包括一缓存列，且所述数据处理装置另包括：多个比较器，分别关联于所述多个缓存路，每个比较器用于比较所述地址的所述标签与所述多个缓存路的对应的一缓存路的一标签；响应于所述致能信号的所述第一逻辑状态，所述数据存取电路以所述多个比较器的输出作为一多任务信号，所述多任务信号用于指定所述多个缓存路的其中之一的所述缓存列，以使所述缓存列的数据输出至一运算电路；响应于所述致能信号的所述第二逻辑状态，若所述地址位于所述一或多个默认地址区间，所述数据存取电路依据所述地址中的多个对应位产生所述多任务信号。3.根据权利要求2所述的数据处理装置，其特征在于，所述数据存取电路包括：一第一逻辑电路，耦接于所述多个比较器，用于响应于所述致能信号的所述第一逻辑状态，以所述多个比较器的输出作为所述多任务信号，且用于响应于所述致能信号的所述第二逻辑状态，于所述地址位于所述一或多个默认地址区间时依据所述地址中的所述多个对应位产生所述多任务信号；以及一第二逻辑电路，用于响应于所述致能信号的所述第一逻辑状态，依据所述多个比较器的输出的一或运算结果判断发生所述缓存命中或所述缓存失误，并用于响应于所述致能信号的所述第二逻辑状态，依据所述地址判断发生所述缓存命中或所述缓存失误。4.根据权利要求3所述的数据处理装置，其特征在于，所述第一逻辑电路包括：多个第一与门，用于接收所述致能信号的所述反相信号，且用于分别接收所述多个比较器的输出；多个第二与门，用于接收所述致能信号和一地址判断信号，且用于分别接收对应所述地址中的所述多个对应位的多个选择信号，所述地址判断信号的一第一逻辑状态和一第二逻辑状态分别代表所述地址位于所述一或多个默认地址区间之外和所述地址位于所述一或多个默认地址区间；以及多个第一或门，分别用于接收所述多个第一与门的输出，并分别用于接收所述多个第二与门的输出，所述数据存取电路以所述多个第一或门的输出作为所述多任务信号。5.根据权利要求4所述的数据处理装置，其特征在于，所述第二逻辑电路包括：一第二或门，用于接收所述多个比较器的输出以产生所述多个比较器的输出的所述或运算结果；一第三与门，用于接收所述致能信号和所述地址判断信号；一第四与门，用于接收所述致能信号的一反相信号和所述第二或门的输出；以及
一第三或门，用于接收所述第三与门和所述第四与门的输出，并用于输出一命中信号，当所述命中信号具有一第一逻辑值时，所述数据存取电路判断发生所述缓存失误，当所述命中信号具有一第二逻辑值时，所述数据存取电路判断发生所述缓存命中。6.根据权利要求4所述的数据处理装置，其特征在于，所述地址判断信号包括多个子地址判...
【专利技术属性】
技术研发人员：黄朝玮，王振兴，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。