一种数字通道输出同步精度测量和校准方法技术

本发明专利技术提供了一种数字通道输出同步精度测量和校准方法，该方法包括控制微小延时调节单元连接当前的待校准数字通道，以使待校准数字通道生成的上升沿信号依次传递至微小延时调节单元和延时进位链，在同一采样时刻获取延时进位链中各延时单元输出的信号，通过延时调节单元调节延时，获取对应待校准数字通道的校准原始数据，重复步骤直至获取所有通道的校准原始数据并进行校准。本发明专利技术提出的方法及装置利用了FPGA内部的时间测量单元，能够对多块业务板同时并行测量，提高了测量和校准的效率，加快了测量和校准的速度,且基于微小延时调节单元，提高了测量与校准的精度。提高了测量与校准的精度。提高了测量与校准的精度。

【技术实现步骤摘要】
一种数字通道输出同步精度测量和校准方法


[0001]本专利技术属于集成电路自动化测试
，具体涉及一种数字通道输出同步精度测量和校准方法。

技术介绍

[0002]随着5G通信、人工智能、大数据、物联网、新能源技术的发展以及系统级封装（SIP）的大量推广，芯片集成度越来越高、功能越来越复杂，工作频率越来越高，接口速率也越来越快，对集成电路测试系统的测试速率和交流参数测量的准确度要求也越来越高，因此对集成电路自动化测试设备的数字通道输出同步精度要求也越来越高。
[0003]ATE（Automatic Test Equipment）即为集成电路自动化测试设备，于半导体产业意指集成电路(IC)自动测试机，用于检测集成电路功能之完整性，为集成电路生产制造之最后流程，以确保集成电路生产制造之品质。ATE是用于检测芯片功能和性能的专用设备，芯片良品率监测、工艺改善和可靠性的验证都需要通过该类设备来完成。
[0004]在实际的测试设备中，因不同业务板卡间的时钟延时不同、不同数字通道间的时序生成电路布线延时不同、不同数字通道间的PE芯片延时不同、不同数字通道间的物理PCB线路传输延时不同等等因素，导致测试设备中不同数字通道输出存在一定的时间差，该时间差的大小直接影响芯片数字接口测试频率和交流参数测量的准确度。
[0005]因此，如何对ATE设备中数字通道的输出同步性进行高精度测量和校准对于集成电路自动化测试设备来说至关重要，但传统的校准方法的测量分辨率和测量精度取决于时间数字转换器的分辨率和精度，无法满足更高精度的通道时间差测量需求。

技术实现思路

[0006]有鉴于此，本专利技术提出了一种数字通道输出同步精度测量和校准方法，用以克服上述现有技术的缺陷。
[0007]具体的，本专利技术提出了以下具体的实施例：本专利技术实施例提出了一种数字通道输出同步精度测量和校准方法，其特征在于，包括：步骤A、控制通道切换继电器，选择一数字通道作为待校准数字通道进行输出，使得微小延时调节单元的输入端连接当前选择的待校准数字通道的输出端，以使所述待校准数字通道生成的上升沿信号依次传递至所述微小延时调节单元和所述延时进位链；所述上升沿信号是通过执行校准用特定向量后在所述待校准数字通道生成的；步骤B、在同一采样时刻获取所述延时进位链中各延时单元输出的信号；步骤C、通过所述微小延时调节单元调节延时，以使一所述信号正好发生变化，并将所述微小延时调节单元的微小延时数据以及对各所述延时单元再次在同一采样时刻采样得到的采样数据作为所述待校准数字通道的校准原始数据；步骤D、选择下一数字通道作为当前的待校准的数字通道,并执行步骤A
‑
C，直至得
到所有待校准数字通道的所述校准原始数据；所有的所述待校准数字通道的上升沿信号都是通过执行所述校准用特定向量后同步生成的；步骤E、基于所有待校准数字通道的校准原始数据确定各所述待校准数字通道之间的输出延时差，并基于所述输出延时差计算出各所述待校准数字通道同步输出所需的延时补充数值，将各所述待校准数字通道的延时补充数值配置到各所述待校准数字通道的输出延时单元，对所有的所述待校准数字通道的输出进行同步校准。
[0008]在一个具体的实施例中，所述步骤B包括：生成时钟信号和触发信号；以所述触发信号有效时间段内的所述时钟信号的边沿信号作为采样时刻，使在所述触发信号的有效时间内，各所述延时单元采样得到的信号为非全0且非全1，且使得同时获取所述延时进位链中各所述延时单元输出的信号。
[0009]在一个具体的实施例中，若所述信号为1,则代表所述信号为高电平信号，若所述信号为0，则代表所述信号为低电平信号。
[0010]在一个具体的实施例中，一所述信号正好发生变化，包括：调节延时使得一所述信号正好在所述采样时刻从稳定的高电平信号变化为稳定的低电平信号。
[0011]在一个具体的实施例中，所述步骤D中调节延时由所述微小延时调节单元周期性地按预设时长增大延时实现。
[0012]在一个具体的实施例中，所述延时进位链中各所述延时单元的延时时长是通过所述微小延时调节单元在先进行调节校准得到的。
[0013]在一个具体的实施例中，所述微小延时调节单元的延时调节精度高于所述延时进位链中各所述延时单元的原始精度。
[0014]在一个具体的实施例中，所述方法还包括：若所述延时进位链所处环境的温度发生变化，则通过所述微小延时调节单元对所述延时进位链中的各所述延时单元的延时进行校准。
[0015]在一个具体的实施例中，所述方法还包括：检测待校准数字通道所处环境的温度是否发生变化；若温度发生变化，则重复执行所述步骤A
‑
E。
[0016]在一个具体的实施例中，所述方法还包括：记录各所述温度下各所述待校准数字通道同步输出所需的延时补充数值。
[0017]本专利技术至少具有以下有益效果：本专利技术提出的方法解决了传统方法的测量分辨率和测量精度取决于时间数字转换器的分辨率和精度，无法满足更高精度的通道时间差测量需求的问题，基于微小延时调节单元，极大程度上提升了数字通道的测量和校准的精度，同时提高了测量和校准的效率；进一步地，本专利技术提出的方法能够对多块业务板同时并行测量，有效加快了测量和校准的速度，并且本专利技术提出的方法能够应用于ATE测试装置，实现ATE测试装置中的数字通道输出同步精度测量和校准。
[0018]以此，本专利技术提供了一种数字通道输出同步精度测量和校准方法及装置，利用了FPGA内部的时间测量单元，能够对多块业务板同时并行测量，提高了测量和校准的效率，加快了测量和校准的速度，将数字通道的测量和校准提升到最高0.1ps精度。
附图说明
[0019]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1为实施例1提供的一种数字通道输出同步精度测量和校准方法的流程示意图；图2为延时调节单元调节延时的示意图；图3为一种数字通道输出同步精度测量和校准装置的整体结构示意图；图4为装置业务板的示意图；图5为装置校准板的示意图。
具体实施方式
[0021]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0022]传统的校准方法是通过FPGA内部的时间数字转换器（TDC）单元或外部TDC芯片对不同数字通道进行时间测量，从而计算出各通道间的输出时间差进而根据时间差进行延时补偿校准，此方法的测量分辨率和测量精度取决于时间数字转换器的分辨率和精度，无法满足更高精度的通道时间差测量需求。本专利技术创造性的提出了一种新的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字通道输出同步精度测量和校准方法，其特征在于，包括：步骤A、控制通道切换继电器，选择一数字通道作为待校准数字通道进行输出，使得微小延时调节单元的输入端连接当前选择的待校准数字通道的输出端，以使所述待校准数字通道生成的上升沿信号依次传递至所述微小延时调节单元和延时进位链；所述上升沿信号是通过执行校准用特定向量后在所述待校准数字通道生成的；步骤B、在同一采样时刻获取所述延时进位链中各延时单元输出的信号；步骤C、通过所述微小延时调节单元调节延时，以使一所述信号正好发生变化，并将所述微小延时调节单元的微小延时数据以及对各所述延时单元再次在同一采样时刻采样得到的采样数据作为所述待校准数字通道的校准原始数据；步骤D、选择下一数字通道作为当前的待校准的数字通道,并执行步骤A
‑
C，直至得到所有待校准数字通道的所述校准原始数据；所有的所述待校准数字通道的上升沿信号都是通过执行所述校准用特定向量后同步生成的；步骤E、基于所有待校准数字通道的校准原始数据确定各所述待校准数字通道之间的输出延时差，并基于所述输出延时差计算出各所述待校准数字通道同步输出所需的延时补充数值，将各所述待校准数字通道的延时补充数值配置到各所述待校准数字通道的输出延时单元，对所有的所述待校准数字通道的输出进行同步校准。2.根据权利要求1所述的一种数字通道输出同步精度测量和校准方法，其特征在于，所述步骤B包括：生成时钟信号和触发信号；以所述触发信号有效时间段内的所述时钟信号的边沿信号作为采样时刻，使在所述触发信号的有效时间内，各所述延时单元采样得到的信号为非全0且非全1，且使得同时获取所述延时进位链中各所述延时单元输出的信号。...

【专利技术属性】
技术研发人员：邬刚，陈永，
申请(专利权)人：杭州加速科技有限公司，
类型：发明
国别省市：