电源钳位静电放电保护电路制造技术

本发明专利技术提供一种电源钳位静电放电保护电路，电源钳位静电放电保护电路包括电源端、接地端、静电放电探测电路和泄放电路，其中，电源端分别与静电放电探测电路和泄放电路连接，用于提供电源电压；接地端分别与静电放电探测电路和泄放电路连接，用于提供供地电平；静电放电探测电路与泄放电路连接，用于探测输入至静电放电探测电路的脉冲是否为静电放电脉冲，并将检测到静电放电脉冲的探测信号发送至泄放电路，其中，静电放电探测电路包括瞬态探测电路和静态探测电路；泄放电路用于在接收到探测信号时泄放静电电流。通过本发明专利技术提供得电源钳位静电放电保护电路，可以防止静电电荷泄放的误触发情况发生。误触发情况发生。误触发情况发生。

【技术实现步骤摘要】
电源钳位静电放电保护电路


[0001]本专利技术涉及集成电路芯片静电放电保护
，尤其涉及一种电源钳位静电放电保护电路。

技术介绍

[0002]集成电路芯片的静电防护设计是保证芯片可靠工作的必备条件之一。
[0003]静电冲击在生活中无处不在，随着集成电路工艺技术的不断进步，构成电路的器件尺寸越来越小，静电冲击本身具有时间短和瞬时电流非常大的特点。在器件尺寸做小的情况下，静电冲击会在器件内部形成巨大的等效电场，把器件直接击穿，使得器件遭受不可逆的物理伤害而瘫痪。
[0004]相关技术可知，由于正常上电脉冲会出现波动或发生快速上电的情况，往往会将正常上电脉冲当作静电电荷进行泄放，出现了静电电荷泄放的误触发情况。

技术实现思路

[0005]本专利技术提供一种电源钳位静电放电保护电路，用以解决现有技术中出现的静电电荷泄放的误触发缺陷，实现了对于快速上电的情况下，可以具有较强的误触发免疫能力，防止静电电荷泄放的误触发情况发生。
[0006]本专利技术提供一种电源钳位静电放电保护电路，所述电源钳位静电放电保护电路包括电源端、接地端、静电放电探测电路和泄放电路，其中，所述电源端分别与所述静电放电探测电路和所述泄放电路连接，用于提供电源电压；所述接地端分别与所述静电放电探测电路和所述泄放电路连接，用于提供供地电平；所述静电放电探测电路与所述泄放电路连接，用于探测输入至所述静电放电探测电路的脉冲是否为静电放电脉冲，并将检测到所述静电放电脉冲的探测信号发送至所述泄放电路，其中，所述静电放电探测电路包括瞬态探测电路和静态探测电路，所述瞬态探测电路用于探测输入至所述静电放电探测电路的瞬时脉冲，所述静态探测电路用于探测输入至所述静电放电探测电路的电压幅值，所述静电放电探测电路基于所述瞬时脉冲和所述电压幅值探测输入至所述静电放电探测电路的脉冲是否为静电放电脉冲；所述泄放电路用于在接收到所述探测信号时泄放静电电流。
[0007]根据本专利技术提供的一种电源钳位静电放电保护电路，所述瞬态探测电路包括第一电阻、第一电容、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，其中，所述第一NMOS晶体管的栅极与所述第一电容的上极板相连，所述第一电容的下极板与所述接地端相连，所述第一NMOS晶体管的源极与所述接地端相连，所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极相连，所述第二NMOS晶体管的栅极与所述第三NMOS晶体管的漏极相连，所述第二NMOS晶体管的漏极与所述第三NMOS晶体管的栅极相连，所述第三NMOS晶体管的源极与所述接地端相连；所述第一PMOS晶体管的漏极与所述第二NMOS晶体管的漏极相连，所述第一PMOS晶体管的源极与所述电源端相连，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的栅极相连，所述第二PMOS晶体管的源极与所述
电源端相连；所述第一电阻的一端与所述第一PMOS晶体管的栅极相连，所述第一电阻的另一端与所述电源端相连。
[0008]根据本专利技术提供的一种电源钳位静电放电保护电路，所述静态探测电路包括：第二电阻、第三电阻、第三PMOS晶体管、第四NMOS晶体管和二极管组，其中，所述第四NMOS晶体管的栅极与所述第二PMOS晶体管的漏极相连，所述第四NMOS晶体管的源极与所述接地端相连；所述第二电阻的一端分别与所述电源端、所述第三PMOS晶体管的栅极相连，以及在所述第二电阻的另一端与所述第四NMOS晶体管之间连接有所述二极管组；所述第三PMOS晶体管的源极与所述电源端相连，所述第三PMOS晶体管的漏极与所述第三电阻的一端相连，所述第三电阻的另一端与所述接地端相连。
[0009]根据本专利技术提供的一种电源钳位静电放电保护电路，所述二极管组由多个正向偏置的二极管串联连接构成，其中，所述二极管的数量根据静电放电触发电压的大小确定。
[0010]根据本专利技术提供的一种电源钳位静电放电保护电路，所述泄放电路包括BigFET晶体管，其中，所述BigFET晶体管的漏极与所述电源端相连，所述BigFET晶体管的栅极与所述第三PMOS晶体管的漏极相连。
[0011]根据本专利技术提供的一种电源钳位静电放电保护电路，所述泄放电路采用以下方式实现静电电流泄放：在接收到所述探测信号时，通过导通所述BigFET晶体管实现静电电流泄放，其中，所述BigFET晶体管的导通时长根据所述第二NMOS晶体管的尺寸确定。
[0012]本专利技术提供的电源钳位静电放电保护电路，通过把静电放电探测电路设置为瞬态探测电路和静态探测电路，并基于瞬态探测电路探测输入至静电放电探测电路的瞬时脉冲，以及基于静电放电探测电路探测输入至静电放电探测电路的电压幅值，并根据瞬时脉冲和电压幅值共同确定输入至静电放电探测电路的脉冲是否为静电放电脉冲。在本专利技术中，静电放电探测电路是根据对瞬态脉冲和电压幅值两个方面综合探测输入至静电放电探测电路的脉冲是否为静电放电脉冲，在应用过程中，只有同时满足这两个条件，才能通过泄放电路泄放静电电流。进而实现了对于快速上电的情况下，可以具有较强的误触发免疫能力，防止静电电荷泄放的误触发情况发生。
附图说明
[0013]为了更清楚地说明本专利技术或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0014]图1是本专利技术提供的电源钳位静电放电保护电路的结构示意图之一；
[0015]图2是本专利技术提供的电源钳位静电放电保护电路的结构示意图之二；
[0016]图3是在同一个HBM
‑
1KV的ESD冲击下，本专利技术提供的电源钳位静电放电保护电路和RC+反相器的瞬态结构以及RD+反相器的静态结构钳位电压随时间变化示意图；
[0017]图4是在同一个1.8V
‑
10ns正常上电情况下，本专利技术提供的电源钳位静电放电保护电路和RC+反相器的瞬态结构的泄放晶体管栅极电压随时间变化示意图；
[0018]图5是在正常1.8V上电且变化不同上升时间的情况下，本专利技术提供的电源钳位静电放电保护电路中的泄放晶体管栅极电压随时间变化示意图。
[0019]附图标记：
[0020]10：电源端；20：接地端；30：静电放电探测电路；
[0021]301：瞬态探测电路；302：静态探测电路；40：泄放电流；
[0022]3011：第一电阻；3012：第一电容；
[0023]3013：第一PMOS晶体管；3014：第二PMOS晶体管；
[0024]3015：第一NMOS晶体管；3016：第二NMOS晶体管；
[0025]3017：第三NMOS晶体管；3018：C节点；
[0026]3021：第二电阻；3022：第三电阻；
[0027]3023：第三PMOS晶体管；3024：第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电源钳位静电放电保护电路，其特征在于，所述电源钳位静电放电保护电路包括电源端、接地端、静电放电探测电路和泄放电路，其中，所述电源端分别与所述静电放电探测电路和所述泄放电路连接，用于提供电源电压；所述接地端分别与所述静电放电探测电路和所述泄放电路连接，用于提供供地电平；所述静电放电探测电路与所述泄放电路连接，用于探测输入至所述静电放电探测电路的脉冲是否为静电放电脉冲，并将检测到所述静电放电脉冲的探测信号发送至所述泄放电路，其中，所述静电放电探测电路包括瞬态探测电路和静态探测电路，所述瞬态探测电路用于探测输入至所述静电放电探测电路的瞬时脉冲，所述静态探测电路用于探测输入至所述静电放电探测电路的电压幅值，所述静电放电探测电路基于所述瞬时脉冲和所述电压幅值探测输入至所述静电放电探测电路的脉冲是否为静电放电脉冲；所述泄放电路用于在接收到所述探测信号时泄放静电电流。2.根据权利要求1所述的电源钳位静电放电保护电路，其特征在于，所述瞬态探测电路包括第一电阻、第一电容、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，其中，所述第一NMOS晶体管的栅极与所述第一电容的上极板相连，所述第一电容的下极板与所述接地端相连，所述第一NMOS晶体管的源极与所述接地端相连，所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极相连，所述第二NMOS晶体管的栅极与所述第三NMOS晶体管的漏极相连，所述第二NMOS晶体管的漏极与所述第三NMOS晶体管的栅极相连，所述第三NMOS晶体管的源极与所述接地端相连；所述第一PMOS晶体管的漏极与所述第二NMOS晶体管的漏极相连，所述第一PMOS晶...

【专利技术属性】
技术研发人员：王源，申子龙，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：