用于使用现场可编程门阵列来实施编码器、解码器和/或缓冲器的存储系统和方法技术方案

本文提供一种用于使用现场可编程门阵列来实施编码器、解码器和/或缓冲器的存储系统和方法。在一个实施例中，一种存储系统具备现场可编程门阵列和存储器，所述存储器存储用于所述现场可编程门阵列的指令代码集合。所述指令代码集合可用于不同的错误解码器实施方案，用于提供额外编码器和/或解码器，或用于实施主机存储器缓冲器或控制器存储器缓冲器。主机存储器缓冲器或控制器存储器缓冲器。主机存储器缓冲器或控制器存储器缓冲器。

【技术实现步骤摘要】
【国外来华专利技术】用于使用现场可编程门阵列来实施编码器、解码器和/或缓冲器的存储系统和方法

技术介绍

[0001]存储系统可配置有用于对将要存储在存储系统的存储器中的数据的错误校正码位进行编码的编码器，以及用于对从存储器读取的数据的错误校正码位进行解码的解码器。一些存储系统实施控制器存储器缓冲器或主机存储器缓冲器。
附图说明
[0002]图1A为实施例的非易失性存储系统的框图。
[0003]图1B为示出实施例的存储模块的框图。
[0004]图1C为示出实施例的阶层式存储系统的框图。
[0005]图2为示出根据实施例的图1A中所示出的非易失性存储系统的控制器的组件的框图。
[0006]图3为示出根据实施例的图1A中所示出的非易失性存储系统的组件的框图。
[0007]图4为片上系统(SoC)嵌入式现场可编程门阵列(eFPGA)系统的实例的框图。
[0008]图5为eFPGA的示例使用情况的框图。
[0009]图6A至6D为由eFPGA实施的实施例的自适应存储错误校正码(ECC)解码器硬件设计的框图。
[0010]图7为用于针对不同存储寿命状态而调适存储ECC解码器的实施例的方法的流程图。
[0011]图8为实施例的存储系统的框图。
[0012]图9为具有错误校正码(ECC)编码器和解码器内核的固定分区的实施例的存储系统的框图。
[0013]图10A为现有技术ECC内核的框图。
[0014]图10B和10C为实施例的ECC内核的框图。
[0015]图11为用于自适应编码和解码信道的实施例的方法的流程图。
[0016]图12为实施例的确定性和非确定性窗口的图。
[0017]图13为实施例的存储系统的框图。
[0018]图14为用于提供用于存储控制器的动态主机存储器缓冲器(HMB)
‑
控制器存储器缓冲器(CMB)支持的实施例的方法的流程图。
[0019]图15为实施例的存储系统的框图。
具体实施方式
[0020]通过介绍，以下实施例涉及一种用于使用现场可编程门阵列来实施编码器、解码器和/或缓冲器的存储系统和方法。在一个实施例中，存储系统具备现场可编程门阵列和存储器，所述存储器存储用于所述现场可编程门阵列的指令代码集合。所述指令代码集合可用于不同的错误解码器实施方案，用于提供额外编码器和/或解码器，和/或用于实施主机
存储器缓冲器或控制器存储器缓冲器。其它实施例是可能的，且实施例中的每一者可单独使用或一起组合使用。因此，现将参考附图描述各种实施例。
[0021]现在转向图式，适用于实施这些实施例的方面的存储系统展示在图1A至1C中。图1A为示出根据本文中所描述的主题的实施例的非易失性存储系统100(有时在本文中被称为存储装置或仅装置)的框图。参考图1A，非易失性存储系统100包含控制器102和非易失性存储器，所述非易失性存储器可由一个或多个非易失性存储器裸片104组成。如本文中所使用，术语“裸片”是指形成在单个半导体衬底上的非易失性存储器单元的合集，和用于管理那些非易失性存储器单元的物理操作的相关联电路系统。控制器102与主机系统介接，且将用于读取、编程和擦除操作的命令序列传输到非易失性存储器裸片104。
[0022]控制器102(其可为非易失性存储器控制器(例如快闪、电阻式随机存取存储器(ReRAM)、相变存储器(PCM)或磁阻随机存取存储器(MRAM)控制器))可呈以下形式：处理电路系统、微处理器或处理器以及存储计算机可读程序代码(例如，固件)的计算机可读介质，所述计算机可读程序代码可由例如(微)处理器、逻辑门、开关、专用集成电路(ASIC)、可编程逻辑控制器和嵌入式微控制器执行。控制器102可配置有硬件和/或固件以执行下文所描述和流程图中所展示的各种功能。并且，展示为在控制器内部的一些组件也可存储在控制器外部，且可使用其它组件。另外，短语“操作性地与
……
进行通信”可意指直接进行通信，或通过本文中可或可未展示或描述的一个或多个组件间接(有线或无线)进行通信。
[0023]如本文中所使用，非易失性存储器控制器是管理存储在非易失性存储器上的数据且与例如计算机或电子装置等主机进行通信的装置。非易失性存储器控制器除本文中所描述的特定功能性外还可具有各种功能性。举例来说，非易失性存储器控制器可格式化非易失性存储器以确保存储器恰当地操作，映射出不良非易失性存储器单元，并且分配备用单元来替代未来的故障单元。备用单元的某一部分可用以保持固件来操作非易失性存储器控制器并实施其它特征。在操作中，在主机需要从非易失性存储器读取数据或将数据写入到非易失性存储器时，所述主机可与非易失性存储器控制器进行通信。如果主机提供数据将被读取/写入到的逻辑地址，则非易失性存储器控制器可将从主机接收到的逻辑地址转换成非易失性存储器中的物理地址。(替代地，主机可提供物理地址。)非易失性存储器控制器还可执行各种存储器管理功能，例如但不限于损耗均衡(分布写入以避免损耗原本将会被重复地写入到的特定存储器块)和垃圾收集(在块已满之后，仅将有效数据页移动到新块，如此已满的块可被擦除且再使用)。此外，权利要求书中所叙述的“构件”的结构可包含例如本文中所描述的控制器的结构中的一些或全部，所述结构视需要被编程或制造以使控制器进行操作以执行所叙述功能。
[0024]非易失性存储器裸片104可包含任何合适的非易失性存储介质，包含电阻式随机存取存储器(ReRAM)、磁阻随机存取存储器(MRAM)、相变存储器(PCM)、NAND快闪存储器单元和/或NOR快闪存储器单元。存储器单元可呈固态(例如，快闪)存储器单元的形式，且可为可一次编程、可少次编程或可多次编程的。存储器单元还可为单层级单元(SLC)、多层级单元(MLC)、三层级单元(TLC)，或使用其它现今已知或将来开发的存储器单元层级技术。此外，存储器单元可以二维或三维方式制造。
[0025]控制器102与非易失性存储器裸片104之间的接口可为任何合适的快闪接口，例如切换模式(Toggle Mode)200、400或800。在一个实施例中，存储系统100可为基于卡的系统，
例如安全数字(SD)或微安全数字(微SD)卡。在替代实施例中，存储系统100可为嵌入式存储系统的部分。
[0026]虽然在图1A中所示出的实例中，非易失性存储系统100(在本文中有时被称为存储模块)在控制器102与非易失性存储器裸片104之间包含单个信道，但本文中所描述的主题不限于具有单个存储器信道。举例来说，在一些存储系统架构(例如图1B和图1C中所展示的存储系统架构)中，取决于控制器能力，可在控制器与存储器装置之间存在2个、4个、8个或更多个存储器信道。在本文中所描述的任何实施例中，控制器与存储器裸片之间可存在多于单个信道，即使图中展示单个信道。
[0027]图1B示出包含多个非易失性存储系统100的存储模块200。因而，存储模块200可包含与主机且与存储系统20本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储系统，其包括：存储器，其被配置成存储多个指令代码集合，其中每一集合用于不同的错误解码器实施方案；以及控制器，其被配置成：选择所述指令代码集合中的一者；从所述存储器读取选定集合的所述指令代码；以及用所述选定集合的所述指令代码对所述控制器进行编程，其中所述控制器实施所述选定集合的所述指令代码中所指定的所述错误解码器。2.根据权利要求1所述的存储系统，其中所述选定集合是基于误码率或所述误码率的估计而选择的。3.根据权利要求1所述的存储系统，其中所述选定集合是基于编程/擦除计数而选择的。4.根据权利要求1所述的存储系统，其中所述选定集合是基于来自主机的命令而选择的。5.根据权利要求1所述的存储系统，其中所述控制器包括现场可编程门阵列。6.根据权利要求1所述的存储系统，其中所述存储器包括三维存储器。7.根据权利要求1所述的存储系统，其中所述控制器仅被编程一次以支持特定产品配置或在所述存储系统的整个寿命期间被编程多次。8.一种存储系统，其包括：编码器；解码器；控制器构件；存储器，其被配置成存储用于实施额外解码器的第一指令代码和用于实施额外编码器的第二指令代码；用于响应于满足第一条件而用所述第一指令代码对所述控制器构件进行编程的构件；以及用于响应于满足第二条件而用第二指令代码对所述控制器构件进行编程的构件。9.根据权利要求8所述的存储系统，其中所述第一条件在读取密集型周期期间得到满足，并且其中所述第二条件在写入密集型周期期间得到满足。10.根据权利要求8所述的存储系统，其进一步包括：用于跟踪所述存储系统的读取和写入主机请求或性能的构件；以及用于将所述存储系统的所跟踪的读取和写入主机请求或性能与基准进行比较的构件。11.根据权利要求8所述的存储系统，其中所述第一和第二条件与以下各者中的一者或多者有关...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：西部数据技术公司，
类型：发明
国别省市：