【技术实现步骤摘要】
IP核调用的检测方法、装置及设备
[0001]本专利技术涉及通信
，尤其涉及一种IP核调用的检测方法、装置及设备。
技术介绍
[0002]芯片设计是芯片产业链的核心和源头，其自主可控度在整个芯片的自主可控度中占有举足轻重的地位。
[0003]随着芯片规模的逐步扩大，芯片设计时会借助和集成一些成熟的知识产权核(Intellectual Property Core，IP核)以降低设计时间、提高效率。因此IP核的自主情况是芯片设计自主可控度的一个重要评判指标。
[0004]但是，目前的IP核检测方法的准确度和可信度有限。
技术实现思路
[0005]有鉴于此，本专利技术提供一种IP核调用的检测方法、装置及设备，用于解决目前的芯片IP核检查方法的准确度和可信度有限的问题。
[0006]为解决上述技术问题，第一方面，本专利技术提供一种IP核调用的检测方法，包括：
[0007]根据第一信息，确定目标芯片中和/或所述目标芯片的信息中，是否调用IP核和/或是否疑似调用IP核；和/或，
【技术保护点】
【技术特征摘要】
1.一种IP核调用的检测方法，其特征在于，包括：根据第一信息，确定目标芯片中和/或所述目标芯片的信息中，是否调用IP核和/或是否疑似调用IP核；和/或，根据第二信息，确定所述目标芯片和/或所述目标芯片的信息，调用和/或疑似调用的IP核；其中，所述目标芯片的信息为一种信息或多种信息。2.根据权利要求1所述的方法，其特征在于，所述目标芯片为整个或者部分芯片，所述芯片的种类包括但不限于以下一种或多种：已完成封装的芯片、未封装的裸片、裸片中的模块、裸片中的单元。3.根据权利要求1所述的方法，其特征在于，所述第一信息与所述第二信息相同或者不同。4.根据权利要求1所述的方法，其特征在于，所述确定目标芯片中和/或所述目标芯片的信息中是否调用IP核和/或是否疑似调用IP核，与所述确定所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核，分为两步进行或者合为一步进行；所述确定所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核亦是所述确定目标芯片中和/或所述目标芯片的信息中是否调用IP核和/或是否疑似调用IP核的一种方法。5.根据权利要求1所述的方法，其特征在于，所述第一信息包括芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，和/或芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图；所述根据第一信息，确定目标芯片中和/或所述目标芯片的信息中，是否调用IP核和/或是否疑似调用IP核，包括但不限于以下一种或多种：芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中，若其中有空白区域和/或空白区域面积大于或等于第一预设门限和/或空白区域占据比例大于或等于第二预设门限和/或空白区域为规整的几何图形，则确定所述目标芯片中和/或所述目标芯片的信息中调用了IP核和/或疑似调用了IP核；所述空白区域占据比例是指空白区域占据所述设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图的比例，所述规整的几何图形包括但不限于以下一种或多种：正方形、长方形、菱形、梯形、平行四边形、圆形、椭圆形、三角形、多边形、弓形、弧形；将芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图与对应的芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图比对，若比对不一致，则确定所述目标芯片中和/或所述目标芯片的信息中调用了IP核和/或疑似调用了IP核，所述比对不一致的情况包括但不限于以下一种或多种：所有层和/或部分层和/或一层比对不一致；所有层和/或部分层和/或一层中，整个区域和/或多个局部区域和/或一个局部区域比对不一致；若所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中，和/或所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中存在第一标识，则确定所述目标芯片中和/或所述目标芯片的信息中调用了IP核和/或疑似调用了IP核；所述第一标识为除所述目标芯片的设计公司以外的其他公司的标识、和/或代表除所述目标芯片的设计公司以外的其他公司的标识；
若所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中，和/或所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中存在第二标识，则确定所述目标芯片中和/或所述目标芯片的信息中调用了IP核和/或疑似调用了IP核；所述第二标识为所述目标芯片的设计公司的标识、和/或代表所述目标芯片的设计公司的标识；将所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，与第一预设库中的版图和/或布图和/或布局布线和/或布局布线图进行比对，若所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中的第一区域，与所述第一预设库中的版图和/或布图和/或布局布线和/或布局布线图的第二区域相同和/或相似和/或相似度大于或等于第三预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第一预设库中不包含所述目标芯片的设计公司设计的版图和/或布图和/或布局布线和/或布局布线图；将所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，与第二预设库中的版图和/或布图和/或布局布线和/或布局布线图进行比对，若所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中的第三区域，与所述第二预设库中的版图和/或布图和/或布局布线和/或布局布线图的第四区域相同和/或相似和/或相似度大于或等于第四预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第二预设库中为所述目标芯片的设计公司设计的版图和/或布图和/或布局布线和/或布局布线图、和/或所述目标芯片的设计公司的版图和/或布图和/或布局布线和/或布局布线图IP核库、和/或所述目标芯片的设计公司的IP核库；将所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图，与第三预设库中的版图和/或布图和/或布局布线和/或布局布线图进行比对，若所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中的第五区域，与所述第三预设库中的版图和/或布图和/或布局布线和/或布局布线图的第六区域相同和/或相似和/或相似度大于或等于第五预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第三预设库中不包含所述目标芯片的设计公司设计的版图和/或布图和/或布局布线和/或布局布线图；将所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图，与第四预设库中的版图和/或布图和/或布局布线和/或布局布线图进行比对，若所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中的第七区域，与所述第四预设库中的版图和/或布图和/或布局布线和/或布局布线图的第八区域相同和/或相似和/或相似度大于或等于第六预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第四预设库中为所述目标芯片的设计公司设计的版图和/或布图和/或布局布线和/或布局布线图、和/或所述目标芯片的设计公司的版图和/或布图和/或布局布线和/或布局布线图IP核库、和/或所述目标芯片的设计公司的IP核库。6.根据权利要求1所述的方法，其特征在于，所述第一信息包括芯片的原理图，和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图；所述根据第一信息，确定目标芯片中和/或所述目标芯片的信息中，是否调用IP核和/
或是否疑似调用IP核，包括但不限于以下一种或多种：若所述芯片的原理图中存在第三标识，则确定所述目标芯片中和/或所述目标芯片的信息中调用了IP核和/或疑似调用了IP核；所述第三标识为除所述目标芯片的设计公司以外的其他公司的标识、和/或代表除所述目标芯片的设计公司以外的其他公司的标识；若所述芯片的原理图中存在第四标识，则确定所述目标芯片中和/或所述目标芯片的信息中调用了IP核和/或疑似调用了IP核；所述第四标识为所述目标芯片的设计公司的标识、和/或代表所述目标芯片的设计公司的标识；将所述芯片的原理图与第五预设库中的原理图进行比对，若所述芯片原理图中的第九区域与所述第五预设库中的原理图的第十区域相同和/或相似和/或相似度大于或等于第七预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第五预设库中不包含所述目标芯片的设计公司设计的原理图；将所述芯片的原理图与第六预设库中的原理图进行比对，若所述芯片原理图中的第十一区域与所述第六预设库中的原理图的第十二区域相同和/或相似和/或相似度大于或等于第八预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第六预设库中为所述目标芯片的设计公司设计的原理图、和/或所述目标芯片的设计公司的原理图IP核库、和/或所述目标芯片的设计公司的IP核库；针对所述芯片的原理图与所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证，若其中一次或者多次的LVS验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；针对所述芯片的原理图与所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，修改其中一个或者部分数量或者所有的模块和/或单元的名称，并在修改后使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证，若其中一次或者多次的LVS验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核。7.根据权利要求1所述的方法，其特征在于，所述第一信息包括芯片晶体管级的网表，和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图；所述晶体管级的网表包括但不限于以下一种或多种：描述为晶体管级别的网表，芯片原理图对应的晶体管级的网表，芯片完成最终设计的门级网表对应的晶体管级的网表，芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图对应的晶体管级的网表，模数混合芯片中由模拟模块原理图对应的晶体管级的网表和/或数字模块完成最终设计的门级网表对应的晶体管级的网表所组成的晶体管级的网表；所述根据第一信息，确定目标芯片中和/或所述目标芯片的信息中，是否调用IP核和/或是否疑似调用IP核，包括但不限于以下一种或多种：若所述芯片晶体管级的网表中存在第五标识，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第五标识为除所述目标芯片的设计公司以外的其他公司的标识、和/或代表除所述目标芯片的设计公司以外的其他公司的标识；若所述芯片晶体管级的网表中存在第六标识，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第六标识为所述目标芯片的设计公司的
标识、和/或代表所述目标芯片的设计公司的标识；将所述芯片晶体管级的网表与第七预设库中的晶体管级的网表进行比对，若所述芯片晶体管级的网表中的第一部分与所述第七预设库中的晶体管级的网表中的第二部分相同和/或相似和/或相似度大于或等于第九预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第七预设库中不包含所述目标芯片的设计公司设计的晶体管级的网表；将所述芯片晶体管级的网表与第八预设库中的晶体管级的网表进行比对，若所述芯片晶体管级的网表中的第三部分与所述第八预设库中的晶体管级的网表中的第四部分相同和/或相似和/或相似度大于或等于第十预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第八预设库中为所述目标芯片的设计公司设计的晶体管级的网表、和/或所述目标芯片的设计公司的晶体管级的网表IP核库、和/或所述目标芯片的设计公司的IP核库；针对所述芯片晶体管级的网表与所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证，若其中一次或者多次的LVS验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；针对所述芯片晶体管级的网表与所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，修改其中一个或者部分数量或者所有的模块和/或单元的名称，并在修改后使用一种或者多种的LVS验证软件和/或工具和/或环境中进行一次或者多次的LVS验证，若其中一次或者多次的LVS验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核。8.根据权利要求1所述的方法，其特征在于，所述第一信息包括芯片的门级网表，和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图；所述芯片的门级网表包括但不限于以下一种或多种：完成最终设计的门级网表，芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图对应的门级网表，芯片寄存器传输级RTL代码综合形成的门级网表，前端门级网表，后端门级网表，芯片设计过程中的门级网表；所述前端门级网表和/或后端门级网表和/或芯片设计过程中的门级网表包括但不限于一种或多种的门级网表；所述根据第一信息，确定目标芯片中和/或所述目标芯片的信息中，是否调用IP核和/或是否疑似调用IP核，包括但不限于以下一种或多种：若所述芯片的门级网表中存在第七标识，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第七标识为除所述目标芯片的设计公司以外的其他公司的标识、和/或代表除所述目标芯片的设计公司以外的其他公司的标识；若所述芯片的门级网表中存在第八标识，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第八标识为所述目标芯片的设计公司的标识、和/或代表所述目标芯片的设计公司的标识；将所述芯片的门级网表与第九预设库中的门级网表进行比对，若所述芯片的门级网表中的第五部分与所述第九预设库中的门级网表的第六部分相同和/或相似和/或相似度大于或等于第十一预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/
或疑似调用了IP核；所述第九预设库中不包含所述目标芯片的设计公司设计的门级网表；将所述芯片的门级网表与第十预设库中的门级网表进行比对，若所述芯片的门级网表中的第七部分与所述第十预设库中的门级网表的第八部分相同和/或相似和/或相似度大于或等于第十二预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第十预设库中为所述目标芯片的设计公司设计的门级网表、和/或所述目标芯片的设计公司的门级网表IP核库、和/或所述目标芯片的设计公司的IP核库；针对所述芯片的门级网表与所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证，若其中一次或者多次的LVS验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；针对所述芯片的门级网表与所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，修改其中一个或者部分数量或者所有的模块和/或单元的名称，并在修改后使用一种或者多种的LVS验证软件和/或工具和/或环境中进行一次或者多次的LVS验证，若其中一次或者多次的LVS验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；将芯片的门级网表转化为芯片晶体管级的网表后，针对转化的芯片晶体管级的网表与所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证，若其中一次或者多次的LVS验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；将芯片的门级网表转化为芯片晶体管级的网表后，针对转化的芯片晶体管级的网表与所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，修改其中一个或者部分数量或者所有的模块和/或单元的名称、并在修改之后使用一种或者多种的LVS验证软件和/或工具和/或环境中进行一次或者多次的LVS验证，若其中一次或者多次的LVS验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；针对芯片的门级网表与所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图、修改其中一个或者部分数量或者所有的模块和/或单元的名称，再将修改后的门级网表转化为芯片晶体管级的网表，针对转化的芯片晶体管级的网表与修改后的芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，使用一种或者多种的LVS验证软件和/或工具和/或环境中进行一次或者多次的LVS验证，若其中一次或者多次的LVS验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；针对芯片的两种门级网表，使用一种或者多种的形式验证软件和/或工具和/或环境进行一次或者多次的形式验证，若其中一次或者多次的形式验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；针对芯片的两种门级网表，修改其中一个或者部分数量或者所有的模块和/或单元的名称，并在修改后使用一种或者多种的形式验证软件和/或工具和/或环境进行一次或者多次的形式验证，若其中一次或者多次的形式验证不通过，则确定所述目标芯片和/或所述目
标芯片的信息调用了IP核和/或疑似调用了IP核；其中，开展形式验证时，如果两种门级网表之间在辅助设计和/或辅助测试的功能和/或逻辑上有差异，则对该差异对应的功能和/或逻辑不验证或者验证；其中，对该差异对应的功能和/或逻辑不验证的方法包括但不限于：在设置常量时，禁止辅助设计和/或辅助测试的功能和/或逻辑和/或引脚和/或管脚、和/或设置辅助设计和/或辅助测试的功能和/或逻辑和/或引脚和/或管脚为无效；所述辅助设计和/或辅助测试的功能和/或逻辑和/或引脚和/或管脚包括但不限于以下一种或多种：扫描SCAN链和/或扫描SCAN链对应的使能引脚和/或使能管脚，JTAG链和/或JTAG链对应的使能引脚和/或使能管脚，芯片可测性设计和/或可测性设计对应的引脚和/或管脚。9.根据权利要求1所述的方法，其特征在于，所述第一信息包括芯片RTL代码，和/或芯片的门级网表；所述芯片的门级网表包括但不限于以下一种或多种：完成最终设计的门级网表，芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图对应的门级网表，芯片RTL代码综合形成的门级网表，前端门级网表，后端门级网表，芯片设计过程中的门级网表；所述前端门级网表和/或后端门级网表和/或芯片设计过程中的门级网表包括但不限于一种或多种的门级网表；所述根据第一信息，确定目标芯片中和/或所述目标芯片的信息中，是否调用IP核和/或是否疑似调用IP核，包括但不限于以下一种或多种：若所述芯片RTL代码中存在第九标识，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第九标识为除所述目标芯片的设计公司以外的其他公司的标识、和/或代表除所述目标芯片的设计公司以外的其他公司的标识；若所述芯片RTL代码中存在第十标识，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第十标识为所述目标芯片的设计公司的标识、和/或代表所述目标芯片的设计公司的标识；若所述芯片RTL代码中存在除寄存器传输级描述之外的其他级别描述，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述除寄存器传输级描述之外的其他级别描述包括但不限于门级描述；其中，检查所述芯片RTL代码中是否存在除寄存器传输级描述之外的其他级别描述的方法，包括但不限于以下一种或多种：对芯片RTL代码进行关键词检索；对芯片RTL代码与芯片的门级网表进行比对，若所述芯片RTL代码中的第九部分与所述芯片的门级网表的第十部分相同和/或相似和/或相似度大于或等于第十三预设门限，则确定所述芯片RTL代码中存在除寄存器传输级描述之外的其他级别描述；其中，所述对芯片RTL代码进行关键词检索的方法包括但不限于以下一种或多种：使用代表除寄存器传输级描述之外的其他级别描述的一种或多种关键词对RTL代码进行检索，若发现RTL代码中存在其中一种或多种关键词和/或RTL代码中存在其中一种或多种关键词的总数量大于或等于第十四预设门限和/或RTL代码中存在其中一种或多种关键词的总数量占据整个RTL代码词总量的比例大于或等于第十五预设门限，则确定所述芯片RTL代码中存在除寄存器传输级描述之外的其他级别描述；使用代表寄存器传输级描述的一种或多种关键词对RTL代码进行检索，若发现其中各种关键词在RTL代码中均不存在和/或其中一种或多种关键词在RTL代码中不存在，则确定所述芯片RTL代码中存在除寄存器传输级描述之外的其他级别描述；所述关键词的种类包括但不限于以下一种或多种：表征描述级别的代
码、表征描述级别的词汇和/或词组、表征描述级别的脚本、表征描述级别的程序、表征描述级别的RTL代码、表征描述级别的网表，其中所述网表包括但不限于门级网表；将所述芯片RTL代码与第十一预设库中的RTL代码进行比对，若所述芯片RTL代码中的第十一部分与所述第十一预设库中的RTL代码的第十二部分相同和/或相似和/或相似度大于或等于第十六预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第十一预设库中不包含所述目标芯片的设计公司设计的RTL代码；将所述芯片RTL代码与第十二预设库中的RTL代码进行比对，若所述芯片RTL代码中的第十三部分与所述第十二预设库中的RTL代码的第十四部分相同和/或相似和/或相似度大于或等于第十七预设门限，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；所述第十二预设库中为所述目标芯片的设计公司设计的RTL代码、和/或所述目标芯片的设计公司的RTL代码IP核库、和/或所述目标芯片的设计公司的IP核库；针对所述芯片RTL代码与所述芯片的门级网表，使用一种或者多种的形式验证软件和/或工具和/或环境进行一次或者多次的形式验证，若其中一次或者多次的形式验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；针对所述芯片RTL代码与所述芯片的门级网表，修改其中一个或者部分数量或者所有的模块和/或单元的名称，并在修改后使用一种或者多种的形式验证软件和/或工具和/或环境中进行一次或者多次的形式验证，若任何一次或者多次的形式验证不通过，则确定所述目标芯片和/或所述目标芯片的信息调用了IP核和/或疑似调用了IP核；其中，开展形式验证时，如果RTL代码与门级网表之间在辅助设计和/或辅助测试的功能和/或逻辑上有差异，则对该差异对应的功能和/或逻辑不验证或者验证；其中，对该差异对应的功能和/或逻辑不验证的方法包括但不限于：在设置常量时，禁止辅助设计和/或辅助测试的功能和/或逻辑和/或引脚和/或管脚、和/或设置辅助设计和/或辅助测试的功能和/或逻辑和/或引脚和/或管脚为无效；所述辅助设计和/或辅助测试的功能和/或逻辑和/或引脚和/或管脚包括但不限于以下一种或多种：扫描SCAN链和/或扫描SCAN链对应的使能引脚和/或使能管脚，JTAG链和/或JTAG链对应的使能引脚和/或使能管脚，芯片可测性设计和/或可测性设计对应的引脚和/或管脚。10.根据权利要求1所述的方法，其特征在于，所述第二信息包括芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图，和/或芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图；所述根据第二信息，确定所述目标芯片和/或所述目标芯片的信息，调用和/或疑似调用的IP核，包括但不限于以下一种或多种：确定芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中的空白区域、和/或面积大于或等于第十八预设门限的空白区域、和/或占据比例大于或等于第十九预设门限的空白区域、和/或规整几何图形的空白区域，将所述空白区域，和/或所述空白区域所对应的设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图、和/或所述空白区域所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述占据比例是指所述空白区域占据所述设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图的比例，所述规整的几何图形包括但不限于以下一种或多种：正方形、长方形、菱形、梯形、平行四边形、圆形、椭圆形、三角
形、多边形、弓形、弧形；所述空白区域包括但不限于一个或多个区域；确定芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图与对应的芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图比对时的不一致处，将所述不一致处、和/或不一致处所对应的设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图、和/或不一致处所对应的芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图、和/或不一致处所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；其中所述不一致处包括但不限于以下一种或多种情况：所有层和/或部分层和/或一层比对不一致处；所有层和/或部分层和/或一层中，整个区域和/或多个局部区域和/或一个局部区域比对不一致处；所述不一致处包括但不限于一处或者多处的版图和/或布图和/或布局布线和/或布局布线图；确定芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中、和/或所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中第十一标识所在位置和/或第十一标识所在区域和/或与第十一标识距离小于或等于第二十预设门限的区域，和/或所述位置和/或区域和/或第十一标识所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；确定芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中、和/或所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中第十一标识所在位置和/或第十一标识所在区域和/或与第十一标识距离小于或等于第二十一预设门限的区域，和/或所述位置和/或区域和/或第十一标识所对应的模块和/或单元和/或设计信息后，将一层或多层的所述位置和/或区域、和/或所述一层或多层的所述位置和/或区域所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；其中所述第二十一预设门限与所述第二十预设门限相同或者不同；其中，所述第十一标识为除所述目标芯片的设计公司以外的其他公司的标识、和/或代表除所述目标芯片的设计公司以外的其他公司的标识；确定芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中、和/或所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中第十二标识所在位置和/或第十二标识所在区域和/或与第十二标识距离小于或等于第二十二预设门限的区域，和/或所述位置和/或区域和/或第十二标识所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；确定芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中、和/或所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中第十二标识所在位置和/或第十二标识所在区域和/或与第十二标识距离小于或等于第二十三预设门限的区域，和/或所述位置和/或区域和/或第十二标识所对应的模块和/或单元和/或设计信息后，将一层或多层的所述位置和/或区域、和/或所述一层或多层的所述位置和/或区域所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；其中所述第二十三预设门限与所述第二十二预设门限相同或者不同；
其中，所述第十二标识为所述目标芯片的设计公司的标识、和/或代表所述目标芯片的设计公司的标识；将与第十三预设库中的版图和/或布图和/或布局布线和/或布局布线图的第十三区域相同和/或相似和/或相似度大于或等于第二十四预设门限的、所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中的第十四区域、和/或第十四区域所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十三预设库中不包含所述目标芯片的设计公司设计的版图和/或布图和/或布局布线和/或布局布线图；将与第十四预设库中的版图和/或布图和/或布局布线和/或布局布线图的第十五区域相同和/或相似和/或相似度大于或等于第二十五预设门限的、所述芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中的第十六区域、和/或第十六区域所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十四预设库中为所述目标芯片的设计公司设计的版图和/或布图和/或布局布线和/或布局布线图、和/或所述目标芯片的设计公司的版图和/或布图和/或布局布线和/或布局布线图IP核库、和/或所述目标芯片的设计公司的IP核库；将与第十五预设库中的版图和/或布图和/或布局布线和/或布局布线图的第十七区域相同和/或相似和/或相似度大于或等于第二十六预设门限的、所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中的第十八区域、和/或第十八区域所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十五预设库中不包含所述目标芯片的设计公司设计的版图和/或布图和/或布局布线和/或布局布线图；将与第十六预设库中的版图和/或布图和/或布局布线和/或布局布线图的第十九区域相同和/或相似和/或相似度大于或等于第二十七预设门限的、所述芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图中的第二十区域、和/或第二十区域所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十六预设库中为所述目标芯片的设计公司设计的版图和/或布图和/或布局布线和/或布局布线图、和/或所述目标芯片的设计公司的版图和/或布图和/或布局布线和/或布局布线图IP核库、和/或所述目标芯片的设计公司的IP核库；将确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核的芯片实物和/或实物版图和/或实物布图和/或实物布局布线和/或实物布局布线图的位置和/或区域、和/或所述位置和/或区域所对应的模块和/或单元和/或设计信息，所对应的芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图的位置和/或区域、和/或所述位置和/或区域所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核。11.根据权利要求1所述的方法，其特征在于，所述第二信息包括芯片的原理图，和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图；所述根据第二信息，确定所述目标芯片和/或所述目标芯片的信息，调用和/或疑似调用的IP核，包括但不限于以下一种或多种：确定芯片的原理图中第十三标识所在位置和/或第十三标识所在区域和/或与第十三
标识距离小于或等于第二十八预设门限的区域，和/或所述位置和/或区域和/或第十三标识所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十三标识为除所述目标芯片的设计公司以外的其他公司的标识、和/或代表除所述目标芯片的设计公司以外的其他公司的标识；确定芯片的原理图中第十四标识所在位置和/或第十四标识所在区域和/或与第十四标识距离小于或等于第二十九预设门限的区域，和/或所述位置和/或区域和/或第十四标识所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十四标识为所述目标芯片的设计公司的标识、和/或代表所述目标芯片的设计公司的标识；将与第十七预设库中的原理图的第二十一区域相同和/或相似和/或相似度大于或等于第三十预设门限的、所述芯片的原理图中的第二十二区域、和/或第二十二区域所对应的模块和/或单元和/或设计信息，确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十七预设库中不包含所述目标芯片的设计公司设计的原理图；将与第十八预设库中的原理图的第二十三区域相同和/或相似和/或相似度大于或等于第三十一预设门限的、所述芯片的原理图中的第二十四区域、和/或第二十四区域所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十八预设库中为所述目标芯片的设计公司设计的原理图、和/或所述目标芯片的设计公司的原理图IP核库、和/或所述目标芯片的设计公司的IP核库；根据芯片的原理图与芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图、使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证中、不通过的LVS验证的结果和/或报告，确定所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述确定的方法包括但不限于以下一种或多种：确定验证中未通过的原理图区域、和/或未通过的芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图区域、和/或未通过区域所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；确定验证中发现的原理图中的器件和/或连接关系、与芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中的器件和/或连接关系的差异处，和/或差异处所对应的原理图区域、和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图区域、和/或模块、和/或单元、和/或设计信息，为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；根据芯片的原理图与芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图、在修改其中一个或者部分数量或者所有的模块和/或单元的名称之后、使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证中、不通过的LVS验证的结果和/或报告，确定所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述确定的方法包括但不限于以下一种或多种：确定验证中未通过的原理图区域、和/或未通过的芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图区域、和/或未通过区域所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；确定验证中发现的原理图中的器件和/或连接关系、与芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中的器件和/
或连接关系的差异处，和/或差异处所对应的原理图区域、和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图区域、和/或模块、和/或单元、和/或设计信息，为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核。12.根据权利要求1所述的方法，其特征在于，所述第二信息包括芯片晶体管级的网表，和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图；所述晶体管级的网表包括但不限于以下一种或多种：描述为晶体管级别的网表，芯片原理图对应的晶体管级的网表，芯片完成最终设计的门级网表对应的晶体管级的网表，芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图对应的晶体管级的网表，模数混合芯片中由模拟模块原理图对应的晶体管级的网表和/或数字模块完成最终设计的门级网表对应的晶体管级的网表所组成的晶体管级的网表；所述根据第二信息，确定所述目标芯片和/或所述目标芯片的信息，调用和/或疑似调用的IP核，包括但不限于以下一种或多种：确定芯片晶体管级的网表中第十五标识所在位置和/或第十五标识所在部分和/或与第十五标识之间的代码长度小于或等于第三十二预设门限的部分和/或与第十五标识之间的代码长度在所述芯片晶体管级的网表中的占比小于或等于第一比例阈值的部分，和/或所述位置和/或部分和/或第十五标识所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十五标识为除所述目标芯片的设计公司以外的其他公司的标识、和/或代表除所述目标芯片的设计公司以外的其他公司的标识；确定芯片晶体管级的网表中第十六标识所在位置和/或第十六标识所在部分和/或与第十六标识之间的代码长度小于或等于第三十三预设门限的部分和/或与第十六标识之间的代码长度在所述芯片晶体管级的网表中的占比小于或等于第二比例阈值的部分，和/或所述位置和/或部分和/或第十六标识所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十六标识为所述目标芯片的设计公司的标识、和/或代表所述目标芯片的设计公司的标识；将与第十九预设库中的晶体管级的网表的第十五部分相同和/或相似和/或相似度大于或等于第三十四预设门限的、所述芯片晶体管级的网表中的第十六部分、和/或第十六部分所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十九预设库中不包含所述目标芯片的设计公司设计的晶体管级的网表；将与第二十预设库中的晶体管级的网表的第十七部分相同和/或相似和/或相似度大于或等于第三十五预设门限的、所述芯片晶体管级的网表中的第十八部分、和/或第十八部分所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第二十预设库中为所述目标芯片的设计公司设计的晶体管级的网表、和/或所述目标芯片的设计公司的晶体管级的网表IP核库、和/或所述目标芯片的设计公司的IP核库；根据芯片晶体管级的网表与芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图、使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证中、不通过的LVS验证的结果和/或报告，确定所述目标芯片和/或所述目标芯片
的信息调用和/或疑似调用的IP核；所述确定的方法包括但不限于以下一种或多种：确定验证中未通过的晶体管级网表部分、和/或未通过的芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图区域、和/或未通过部分和/或未通过区域所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；确定验证中发现的晶体管级网表中的器件和/或连接关系、与芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中的器件和/或连接关系的差异处，和/或差异处所对应的晶体管级网表部分、和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图区域、和/或模块、和/或单元、和/或设计信息，为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；根据芯片晶体管级的网表与芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图、在修改其中一个或者部分数量或者所有的模块和/或单元的名称之后、使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证中、不通过的LVS验证的结果和/或报告，确定所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述确定的方法包括但不限于以下一种或多种：确定验证中未通过的晶体管级网表部分、和/或未通过的芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图区域、和/或未通过部分和/或未通过区域所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；确定验证中发现的晶体管级网表中的器件和/或连接关系、与芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图中的器件和/或连接关系的差异处，和/或差异处所对应的晶体管级网表部分、和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图区域、和/或模块、和/或单元、和/或设计信息，为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核。13.根据权利要求1所述的方法，其特征在于，所述第二信息包括芯片的门级网表，和/或芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图；所述芯片的门级网表包括但不限于以下一种或多种：完成最终设计的门级网表，芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图对应的门级网表，芯片RTL代码综合形成的门级网表，前端门级网表，后端门级网表，芯片设计过程中的门级网表；所述前端门级网表和/或后端门级网表和/或芯片设计过程中的门级网表包括但不限于一种或多种的门级网表；所述根据第二信息，确定所述目标芯片和/或所述目标芯片的信息，调用和/或疑似调用的IP核，包括但不限于以下一种或多种：确定芯片的门级网表中第十七标识所在位置和/或第十七标识所在部分和/或与第十七标识之间的代码长度小于或等于第三十六预设门限的部分和/或与第十七标识之间的代码长度在所述芯片的门级网表中的占比小于或等于第三比例阈值的部分，和/或所述位置和/或部分和/或第十七标识所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十七标识为除所述目标芯片的设计公司以外的其他公司的标识、和/或代表除所述目标芯片的设计公司以外的其他公司的标识；确定芯片的门级网表中第十八标识所在位置和/或第十八标识所在部分和/或与第十
八标识之间的代码长度小于或等于第三十七预设门限的部分和/或与第十八标识之间的代码长度在所述芯片的门级网表中的占比小于或等于第四比例阈值的部分，和/或所述位置和/或部分和/或第十八标识所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第十八标识为所述目标芯片的设计公司的标识、和/或代表所述目标芯片的设计公司的标识；将与第二十一预设库中的门级网表的第十九部分相同和/或相似和/或相似度大于或等于第三十八预设门限的、所述芯片的门级网表中的第二十部分、和/或第二十部分所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第二十一预设库中不包含所述目标芯片的设计公司设计的门级网表；将与第二十二预设库中的门级网表的第二十一部分相同和/或相似和/或相似度大于或等于第三十九预设门限的、所述芯片的门级网表中的第二十二部分、和/或第二十二部分所对应的模块和/或单元和/或设计信息确定为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述第二十二预设库中为所述目标芯片的设计公司设计的门级网表、和/或所述目标芯片的设计公司的门级网表IP核库、和/或所述目标芯片的设计公司的IP核库；根据芯片的门级网表与芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图、使用一种或者多种的LVS验证软件和/或工具和/或环境进行一次或者多次的LVS验证中、不通过的LVS验证的结果和/或报告，确定所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；所述确定的方法包括但不限于以下一种或多种：确定验证中未通过的门级网表部分、和/或未通过的芯片设计版图和/或设计布图和/或设计布局布线和/或设计布局布线图区域、和/或未通过部分和/或未通过区域所对应的模块和/或单元和/或设计信息为所述目标芯片和/或所述目标芯片的信息调用和/或疑似调用的IP核；确定验证中发现的门级网表中的器件和/或连接关系、...
【专利技术属性】
技术研发人员：杜玉欣，李男，王大鹏，张欣旺，黄宇红，丁海煜，胡臻平，武欣，
申请(专利权)人：中国移动通信集团有限公司，
类型：发明
国别省市：
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