栅极驱动电路和显示面板制造技术

本申请提供一种栅极驱动电路和显示面板，栅极驱动电路包括依次排列且级联设置的M级栅极驱动单元，M级栅极驱动单元与的M组像素单元一一对应。各级栅极驱动单元包括(N+1)个子驱动单元，M≥1，N≥2。(N+1)个子驱动单元包括主驱动单元以及N个副驱动单元，主驱动单元与相应组像素单元的第一行像素单元对应，主驱动单元用于响应其所在的栅极驱动单元对应的触发信号以及其对应的第一时钟信号而输出相应的扫描信号。副驱动单元用于响应其对应的时钟信号而输出相应的扫描信号，至少有2个副驱动单元与主驱动单元的主控制节点直接电连接。由于多个子驱动单元共用一个触发信号，能简化电路结构，有利于实现超窄边框设计。有利于实现超窄边框设计。有利于实现超窄边框设计。

【技术实现步骤摘要】
栅极驱动电路和显示面板


[0001]本申请涉及显示
，尤其涉及一种栅极驱动电路和显示面板。

技术介绍

[0002]目前，LCD(Liquid Crystal Display，液晶显示屏)是被广泛应用于各行业的主流显示器，LCD具有外形薄、重量轻等优点。
[0003]为了降低生产成本，现有的液晶显示面板部分采用GDL(Gate Driver less，较少的栅极驱动)电路驱动技术，即通过原有阵列制程将水平扫描线的栅极驱动电路制作在显示面板的显示区外围，使之替代外接集成电路板(Integrated Circuit，IC)来实现对水平扫描线的驱动。
[0004]然而，现有的液晶显示面板中的GDL驱动电路通常采用8T2C的电路结构，即每条水平扫描线的栅极驱动电路包括8个薄膜晶体管和2个电容，如此，就会造成GDL驱动电路中的薄膜晶体管的数量较多，占用面积较大，使得显示面板的边框较宽，无法实现超窄边框设计。

技术实现思路

[0005]有鉴于此，本申请的主要目的在于提出栅极驱动电路和显示面板，旨在解决现有的栅极驱动电路中的薄膜晶体管的数量较多，占用面积较大，边框较宽，无法实现超窄边框设计的问题。
[0006]为实现上述目的，本申请提供一种栅极驱动电路，所述栅极驱动电路包括依次排列且级联设置的M级栅极驱动单元，所述M级栅极驱动单元与依次排列的M组像素单元一一对应。各组像素单元包括依次排列的(N+1)行像素单元，其中，M≥1，N≥2。各级栅极驱动单元包括(N+1)个子驱动单元，所述(N+1)个子驱动单元与相应组像素单元的(N+1)行像素单元一一对应。所述(N+1)个子驱动单元按照预设扫描顺序依次输出(N+1)个扫描信号，从而依次开启所述(N+1)个子驱动单元所对应的(N+1)行像素单元。其中，所述(N+1)个子驱动单元包括主驱动单元以及N个副驱动单元，其中，所述主驱动单元与相应组像素单元的第一行像素单元对应，所述主驱动单元用于响应其所在的栅极驱动单元对应的触发信号以及其对应的第一时钟信号而输出相应的扫描信号，以开启所述第一行像素单元。其中，所述触发信号用于触发相应的栅极驱动单元工作。所述副驱动单元用于响应其对应的时钟信号而输出相应的扫描信号，以开启对应的行像素单元。其中，所述主驱动单元包括主控制节点，所述N个副驱动单元中至少有2个副驱动单元与所述主控制节点直接电连接。
[0007]可选地，所述主驱动单元包括主控制节点以及分别电连接于所述主控制节点的上拉控制模块和主输出模块。所述上拉控制模块用于接收其所在的栅极驱动单元对应的触发信号，以及在接收到所述触发信号时，将所述主控制节点的电位上拉至第一电平。所述主输出模块用于在接收到其对应的第一时钟信号且所述主控制节点的电位为第一电平时输出第一扫描信号，以开启所述第一行像素单元。
[0008]可选地，所述N个副驱动单元中至少包括第一副驱动单元和第二副驱动单元，所述第一副驱动单元包括第一副控制节点以及分别电连接于所述第一副控制节点的第一分离模块和第一副输出模块。所述第一分离模块电连接于所述主控制节点与所述第一副控制节点之间，所述第一分离模块用于接入所述主控制节点的电压来将所述第一副控制节点的电位上拉至第一电平，所述第一副输出模块用于在接收到其对应的第二时钟信号且所述第一副控制节点的电位为第一电平时输出第二扫描信号，以开启所述第一副输出模块对应的行像素单元。所述第二副驱动单元包括第二副控制节点以及分别电连接于所述第二副控制节点的第二分离模块和第二副输出模块；所述第二分离模块电连接于所述主控制节点与所述第二副控制节点之间，所述第二分离模块用于接入所述主控制节点的电压来将所述第二副控制节点的电位上拉至第一电平，所述第二副输出模块用于在接收到其对应的第三时钟信号且所述第二副控制节点的电位为第一电平时输出第三扫描信号，以开启所述第二副输出模块对应的行像素单元。
[0009]可选地，所述主驱动单元还包括电连接于所述主控制节点的主下拉模块，所述主下拉模块用于在接收到主下拉信号时，将所述主控制节点的电位下拉至第二电平，所述主输出模块在未接收到所述第一时钟信号或所述主控制节点的电位为第二电平时暂停输出所述第一扫描信号。其中，所述主下拉信号为所述第一副输出模块输出的第二扫描信号。所述第一副驱动单元还包括电连接于所述第一副控制节点的第一副下拉模块，所述第一副下拉模块用于在接收到第一副下拉信号时，将所述第一副控制节点的电位下拉至第二电平，所述第一副输出模块在未接收到所述第二时钟信号或所述第一副控制节点的电位为第二电平时暂停输出所述第二扫描信号。所述第二副驱动单元还包括电连接于所述第二副控制节点的第二副下拉模块，所述第二副下拉模块用于在接收到第二副下拉信号时，将所述第二副控制节点的电位下拉至第二电平，所述第二副输出模块在未接收到所述第三时钟信号或所述第二副控制节点的电位为第二电平时暂停输出所述第三扫描信号。
[0010]可选地，所述N个副驱动单元中的第x副驱动单元包括第x副控制节点以及电连接于所述第x副控制节点的第x分离模块、第x副下拉模块以及第x副输出模块。其中，N≥x≥3。所述第x分离模块电连接于所述主控制节点与所述第x副控制节点之间，所述第x分离模块用于接入所述主控制节点的电压来将所述第x副控制节点的电位上拉至第一电平。或者，所述第x分离模块电连接于另一副驱动单元包括的副控制节点与所述第x副控制节点之间，所述第x分离模块用于接入所述另一副驱动单元的电压来将所述第x副控制节点的电位上拉至第一电平。所述第x副输出模块用于在接收到第(x+1)时钟信号且所述第x副控制节点为第一电平时输出第(x+1)扫描信号。所述第x副下拉模块用于在接收到第x副下拉信号时，将所述第x副控制节点的电位下拉至第二电平，所述第x副输出模块在未接收到第(x+1)时钟信号或第x副控制节点的电位为第二电平时暂停输出所述第(x+1)扫描信号。其中，第(x
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1)副下拉信号为第x副输出模块输出的第(x+1)扫描信号。
[0011]可选地，所述主驱动单元还包括级传模块，所述级传模块的控制端与所述主控制节点电连接，所述级传模块用于在接收到所述第一时钟信号且所述主控制节点的电位为第一电平时输出级传信号。所述级传模块用于在未接收到所述第一时钟信号或所述主控制节点的电位为第二电平时暂停输出所述级传信号。
[0012]可选地，所述上拉控制模块包括第一开关管，所述第一开关管的控制端与其第一
连接端电连接，所述第一开关管的控制端用于接收所述触发信号，所述第一开关管的第二连接端与所述主控制节点电连接。第(m+1)级栅极驱动单元中的第一开关管的控制端与第m级栅极驱动单元的级传模块电连接，所述第(m+1)级栅极驱动单元接收到的触发信号为所述第m级栅极驱动单元的级传模块输出的级传信号。其中，M≥m≥1。
[0013]可选地，对于所述主输出模块和N个副输出模块中的任意一个输出模块，所述输出模块包括第二开关管和电容，所述第二开关管的控制端与相应的控制节点电连接，所述第二开关管的第一连接端用于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅极驱动电路，包括依次排列且级联设置的M级栅极驱动单元，所述M级栅极驱动单元与依次排列的M组像素单元一一对应，其特征在于，各组像素单元包括依次排列的(N+1)行像素单元，其中，M≥1，N≥2；各级栅极驱动单元包括(N+1)个子驱动单元，所述(N+1)个子驱动单元与相应组像素单元的(N+1)行像素单元一一对应；所述(N+1)个子驱动单元按照预设扫描顺序依次输出(N+1)个扫描信号，从而依次开启所述(N+1)个子驱动单元所对应的(N+1)行像素单元；所述(N+1)个子驱动单元包括主驱动单元以及N个副驱动单元，所述主驱动单元与相应组像素单元的第一行像素单元对应，所述主驱动单元用于响应其所在的栅极驱动单元对应的触发信号以及其对应的第一时钟信号而输出相应的扫描信号，以开启所述第一行像素单元；其中，所述触发信号用于触发相应的栅极驱动单元工作；所述副驱动单元用于响应其对应的时钟信号而输出相应的扫描信号，以开启对应的行像素单元；其中，所述主驱动单元包括主控制节点，所述N个副驱动单元中至少有2个副驱动单元与所述主控制节点直接电连接。2.如权利要求1所述的栅极驱动电路，其特征在于，所述主驱动单元还包括分别电连接于所述主控制节点的上拉控制模块和主输出模块；所述上拉控制模块用于接收其所在的栅极驱动单元对应的触发信号，以及在接收到所述触发信号时，将所述主控制节点的电位上拉至第一电平；所述主输出模块用于在接收到其对应的第一时钟信号且所述主控制节点的电位为第一电平时输出第一扫描信号，以开启所述第一行像素单元。3.如权利要求2所述的栅极驱动电路，其特征在于，所述N个副驱动单元中至少包括第一副驱动单元和第二副驱动单元，所述第一副驱动单元包括第一副控制节点以及分别电连接于所述第一副控制节点的第一分离模块和第一副输出模块；所述第一分离模块电连接于所述主控制节点与所述第一副控制节点之间，所述第一分离模块用于接入所述主控制节点的电压来将所述第一副控制节点的电位上拉至第一电平，所述第一副输出模块用于在接收到其对应的第二时钟信号且所述第一副控制节点的电位为第一电平时输出第二扫描信号，以开启所述第一副输出模块对应的行像素单元；所述第二副驱动单元包括第二副控制节点以及分别电连接于所述第二副控制节点的第二分离模块和第二副输出模块；所述第二分离模块电连接于所述主控制节点与所述第二副控制节点之间，所述第二分离模块用于接入所述主控制节点的电压来将所述第二副控制节点的电位上拉至第一电平，所述第二副输出模块用于在接收到其对应的第三时钟信号且所述第二副控制节点的电位为第一电平时输出第三扫描信号，以开启所述第二副输出模块对应的行像素单元。4.如权利要求3所述的栅极驱动电路，其特征在于，所述主驱动单元还包括电连接于所述主控制节点的主下拉模块，所述主下拉模块用于在接收到主下拉信号时，将所述主控制节点的电位下拉至第二电平，所述主输出模块在未接收到所述第一时钟信号或所述主控制节点的电位为第二电平时暂停输出所述第一扫描信号；其中，所述主下拉信号为所述第一副输出模块输出的第二扫描信号；所述第一副驱动单元还包括电连接于所述第一副控制节点的第一副下拉模块，所述第
一副下拉模块用于在接收到第一副下拉信号时，将所述第一副控制节点的电位下拉至第二电平，所述第一副输出模块在未接收到所述第二时钟信号或所述第一副控制节点的电位为第二电平时暂停输出所述第二...

【专利技术属性】
技术研发人员：卢昭阳，康报虹，
申请(专利权)人：惠科股份有限公司，
类型：发明
国别省市：