一种适用于TPC编码的速率匹配系统技术方案

本发明专利技术公开了一种适用于TPC编码的速率匹配系统，包括数据注入模块、TPC编码模块和乒乓RAM模块；数据注入模块输出端与TPC编码模块输入端连接，TPC编码模块输出端与乒乓RAM模块输入端连接；本发明专利技术动态范围宽，利用基于请求的乒乓RAM结构做调制源速率匹配，可以适应大码速率动态范围；使用条件宽松，根据本发明专利技术算出该编码模式的请求时刻，理论上可以适用于所有调制源设计。乒乓逻辑设计巧妙，完成乒乓操作的代价小，丢数条件苛刻，本发明专利技术请求信号产生经过严格计算得出，考虑到存储器读空写满情况，理论上可保证速率匹配过程完全无数据丢失。失。失。

【技术实现步骤摘要】
一种适用于TPC编码的速率匹配系统


[0001]本专利技术属于无线通信
，特别涉及一种适用于TPC编码的速率匹配系统。

技术介绍

[0002]在通信系统中，由于原始数据往往产生与系统工作时钟下，受制于TPC编码效率和发射器带宽限制，在码速率在规定范围内任意切换时，不可能使系统时钟下产生的数据完全通过上变频发射出去。这时候必须有一种科学的方法可以使得数据源产生的数据平均满足既定带宽下的所需要的码速率，从而保证输出数据的连续性，以便于接收解调端能处于连续接收状态，避免数据中断带来解调的精确同步环路大幅度波动。因此，此环节在调制频谱保持和保证解调器正常同步工作中有着重要的意义。
[0003]在现有的速率匹配技术中，大多数基于固定码速率进行粗略的时间估计，保证系统在固定码速率下，数据发射不中断的前提下向数据源发送请求信号，即可达到速率匹配的目的。此类做法普遍适应性较差，在不同环境中需要通过长时间仿真得到匹配前后时延，以此来确定缓冲区的深度，以及数据请求，在不同速率下需要定制开发，增加了研发的工作量，并且缺少理论依据支撑。
[0004]现有速率匹配方案中，在《LTE系统中基于FPGA速率匹配算法的仿真与实现》论文中描述了一种基于Turbo编码的乒乓操作速率匹配方法，该方法利用经验与时序仿真完成了Turbo编码过程交织部分前后的速率匹配，并未指出如何确定最佳数据请求时刻，属于经验结论，并且无法适用于动态的码速率调整，适用范围窄，数据容易丢失。

技术实现思路

[0005]本专利技术的目的旨在至少解决所述技术缺陷之一。
[0006]为此，本专利技术的一个目的在于提出一种适用于TPC编码的速率匹配系统，包括数据注入模块、TPC编码模块和乒乓RAM模块；数据注入模块输出端与TPC编码模块输入端连接，TPC编码模块输出端与乒乓RAM模块输入端连接；其中：
[0007]数据注入模块用于接收乒乓RAM模块发出数据触发信号，根据指示信号产生预先设定的帧长数据输出。
[0008]TPC编码模块用于完成Turbo乘积码编码并输出编码信号。
[0009]乒乓RAM模块接收编码信号进行速率匹配，并产生写入切换信号做RAM切换，以此完成RAM的写入，当读取时，乒乓RAM模块产生读取切换信号做RAM切换，以此完成RAM的读取。
[0010]优选的是，乒乓RAM模块包括第一速率匹配模块和第二速率匹配模块，第一速率匹配模块速率匹配方法包括：
[0011]步骤S1:步骤S1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Ed
m
，系统时钟为f
sys
，系统时钟下周期为单位T＝1/f
sys
，码率为R
b
，帧间隔为K，编码前数据帧长为3232bit，最低码率
的最大不溢出时间为：
[0012][0013]对上述公式变形得出：
[0014][0015][0016]由得出：
[0017][0018]步骤S2:设TPC实际编码延时为Ed，当Ed≥Ed
m
时，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据，设第一速率匹配模块的地址为A由于读写均为单bit数据，为保证RAM不溢出，设：
[0019]Ed
‑
A≤D
‑
Ed
[0020]对该公式变形为：A≥2
×
Ed
‑
D，其中定义：Ed≤D≤2
×
Ed；为保证RAM不被读空，设：A≤D；当Ed≥Ed
m
时，为保证系统正常工作，编码前读取数据触发信号产生条件满足以下门限时可保证系统正常工作:
[0021]2×
Ed
‑
D≤A≤D
[0022]Ed≤D≤2
×
Ed
[0023]当Ed≤Ed
m
时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数据长度为缓存深度，设最大码速率为20Mbps，同时满足不溢出条件：
[0024][0025]D＝4096+32bit
[0026][0027]为保证RAM不被读空，设：A≤4128，当Ed≤Ed
m
时，编码前读取数据触发信号产生条件满足以下门限：
[0028][0029]在上述任一方案中优选的是，第二速率匹配模块速率匹配方法包括：
[0030]步骤P1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Ed
m
，系统时钟为f
sys
，系统时钟下周期为单位T＝1/f
sys
，码率为R
b
，帧间隔为K，编码前数据帧长为3232bit，最低码率的最大不溢出时间为：
[0031][0032]对上述公式变形得出：
[0033][0034][0035]由得出：
[0036][0037]步骤P2:设TPC实际编码延时为Ed，当Ed≥Ed
m
时，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据，设第一速率匹配模块的地址为B由于读写均为单bit数据，为保证RAM不溢出，设：
[0038]Ed
‑
B≤D
‑
Ed
[0039]对该公式变形为：B≥2
×
Ed
‑
D，其中定义：Ed≤D≤2
×
Ed；为保证RAM不被读空，设：B≤D；当Ed≥Ed
m
时，为保证系统正常工作，编码前读取数据触发信号产生条件满足以下门限时可保证系统正常工作:
[0040]2×
Ed
‑
D≤B≤D
[0041]Ed≤D≤2
×
Ed
[0042]当Ed≤Ed
m
时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数据长度为缓存深度，设最大码速率为20Mbps，同时满足不溢出条件：
[0043][0044]D＝4096+32bit
[0045][0046]为保证RAM不被读空，设：B≤4128，当Ed≤Ed
m
时，编码前读取数据触发信号产生条件满足以下门限：
[0047][0048]在上述任一方案中优选的是，以乒乓RAM模块深度D为周期产生数据触发信号，以保证编码连续性。
[0049]与现有技术相比，本专利技术所具有的优点和有益效果为：
[0050]1、动态范围宽，本专利技术利用基于请求的乒乓RAM结构做调制源速率匹配，可以适应大码速率动态范围；使用条件宽松，根据本专利技术算出该编码模式的请求时刻，理论上可以适用于所有调制源设计。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种适用于TPC编码的速率匹配系统，其特征在于：包括数据注入模块、TPC编码模块和乒乓RAM模块；所述数据注入模块输出端与所述TPC编码模块输入端连接，所述TPC编码模块输出端与所述乒乓RAM模块输入端连接；其中：所述数据注入模块用于接收乒乓RAM模块发出数据触发信号，根据所述指示信号产生预先设定的帧长数据输出；所述TPC编码模块用于完成Turbo乘积码编码并输出编码信号；所述乒乓RAM模块接收所述编码信号进行速率匹配，并产生写入切换信号做RAM切换，以此完成RAM的写入，当读取时，所述乒乓RAM模块产生读取切换信号做RAM切换，以此完成RAM的读取。2.如权利要求1所述的一种适用于TPC编码的速率匹配系统，其特征在于：所述乒乓RAM模块包括第一速率匹配模块和第二速率匹配模块，所述第一速率匹配模块速率匹配方法包括：步骤S1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Ed
m
，系统时钟为f
sys
，系统时钟下周期为单位T＝1/f
sys
，码率为R
b
，帧间隔为K，编码前数据帧长为3232bit，最低码率的最大不溢出时间为：对上述公式变形得出：对上述公式变形得出：由得出：步骤S2:设TPC实际编码延时为Ed，当Ed≥Ed
m
时，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据，设第一速率匹配模块的地址为A由于读写均为单bit数据，为保证RAM不溢出，设：Ed
‑
A≤D
‑
Ed对该公式变形为：A≥2
×
Ed
‑
D，其中定义：Ed≤D≤2
×
Ed；为保证RAM不被读空，设：A≤D；当Ed≥Ed
m
时，为保证系统正常工作，编码前读取数据触发信号产生条件满足以下门限时可保证系统正常工作:2
×
Ed
‑
D≤A≤DEd≤D≤2
×
Ed当Ed≤Ed
m
时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数...

【专利技术属性】
技术研发人员：徐杰，潘云强，
申请(专利权)人：北京融为科技有限公司，
类型：发明
国别省市：