半导体组件及其形成方法技术

本发明专利技术实施例提供一种半导体组件及其形成方法。一种半导体组件包括：重布线结构；集成电路封装，贴合到重布线结构的第一侧；以及芯体衬底，利用第一导电连接件及第二导电连接件耦合到重布线结构的第二侧。第二侧与第一侧相对。半导体组件还包括：包含介电材料的芯体衬底的顶部层以及设置在重布线结构与芯体衬底之间的芯片。芯片夹置在介电材料的侧壁之间。芯片夹置在介电材料的侧壁之间。芯片夹置在介电材料的侧壁之间。

【技术实现步骤摘要】
半导体组件及其形成方法


[0001]本专利技术实施例提供一种半导体组件及其形成方法。

技术介绍

[0002]由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改善，半导体行业已经历快速发展。在很大程度上，集成密度的改善源自于最小特征大小(minimum feature size)的不断减小，此使得更多的组件能够集成到给定面积中。随着对缩小电子器件的需求已增加，已出现对更小且更具创造性的半导体管芯封装技术的需要。此种封装系统的实例是叠层封装(Package
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Package，PoP)技术。在PoP器件中，顶部半导体封装被堆叠在底部半导体封装的顶部上，以提供高集成水平及组件密度。PoP技术一般能够生产功能性得到增强且在印刷电路板(printed circuit board，PCB)上占用空间小的半导体器件。

技术实现思路

[0003]本专利技术实施例提供一种半导体组件，包括：重布线结构；集成电路封装，贴合到所述重布线结构的第一侧；芯体衬底，利用第一导电连接件及第二导电连接件耦合到所述重布线结构的第二侧，所述第二侧与所述第一侧相对，所述芯体衬底的顶部层包含介电材料；以及芯片，设置在所述重布线结构与所述芯体衬底之间，所述芯片夹置在所述介电材料的侧壁之间。
[0004]本专利技术实施例提供一种半导体组件，包括：第一通孔及第二通孔，从重布线结构的第一侧延伸，凸块下金属与所述重布线结构相对地位于所述第二通孔上；电压调节器，实体耦合及电耦合到所述第一通孔；集成电路封装，通过所述重布线结构耦合到所述电压调节器，所述集成电路封装位于所述重布线结构的与所述第一侧相对的第二侧上；以及芯体衬底，利用导电连接件贴合到所述凸块下金属，所述芯体衬底上的介电材料夹置在所述导电连接件与所述电压调节器之间。
[0005]本专利技术实施例提供一种形成半导体组件的方法，所述方法包括：在第一衬底上形成重布线结构；将芯片贴合到所述重布线结构的第一侧；在芯体衬底中形成开口；将所述芯体衬底贴合到所述重布线结构的所述第一侧，所述芯片夹置在所述开口的侧壁之间；利用包封体包封所述芯体衬底，其中所述包封体沿着所述芯体衬底的侧壁延伸，其中所述包封体进一步包封所述芯片；从所述第一衬底移除所述重布线结构；以及将集成电路封装贴合到所述重布线结构的第二侧，所述第二侧与所述第一侧相对。
附图说明
[0006]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
[0007]图1示出根据一些实施例的封装组件的剖视图。
[0008]图2示出根据一些实施例的图1所示剖视图的一部分的详细视图。
[0009]图3到图15、图18及图19示出根据一些实施例的用于形成封装组件的工艺期间的中间步骤的剖视图。
[0010]图16示出根据一些实施例的晶片衬底上的封装区的布局的剖视图与平面图。
[0011]图17示出根据一些实施例的面板衬底上的封装区的布局的剖视图与平面图。
[0012]图20示出根据一些实施例的封装组件的剖视图。
[0013][符号的说明][0014]100、400：经单体化封装组件
[0015]101A：第一封装区/封装区
[0016]101B：第二封装区/封装区
[0017]101C～101I：封装区
[0018]102、802：载体衬底
[0019]103、208A～208F：绝缘层
[0020]104、209A～209F：重布线层
[0021]104A：接触焊盘
[0022]104B：导电线
[0023]110、410：集成电路封装
[0024]112：逻辑管芯
[0025]114：I/O管芯
[0026]116、210、340、340A、340B：重布线结构
[0027]160：保护环
[0028]170、202、390：导电连接件
[0029]195、206：底部填充胶
[0030]200：集成电压调节器
[0031]204：焊料区
[0032]212：通孔
[0033]214、330、330A、330B：凸块下金属
[0034]220：介电层
[0035]240、360：开口
[0036]300、300A、300B：芯体衬底
[0037]310：芯体
[0038]320：导通孔
[0039]320A：导电材料
[0040]320B：填充材料
[0041]350A、350B：阻焊剂
[0042]352、1000、1002：区
[0043]401、402：线
[0044]412：CPU或GPU
[0045]414：存储器管芯
[0046]500：集成无源器件芯片
[0047]520：包封体
[0048]620：外部连接件
[0049]D1：最短距离
[0050]D2、D3：距离
[0051]H1、H2、H3：高度
[0052]W1：最大宽度
[0053]W2：宽度
具体实施方式
[0054]以下公开内容提供用于实施本专利技术的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，且自身并不表示所论述的各个实施例和/或配置之间的关系。
[0055]此外，为易于说明，本文中可能使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
[0056]本文中论述的实施例可在特定的上下文(即包括一个或多个集成电路管芯的封装组件)中进行论述。在一些实施例中，封装组件是集成衬底上系统(system
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integrated
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substrate，SoIS)封装。封装组件包括芯片，例如集成电压调节器(integrated voltage regulator，IVR)，所述集成电压调节器设置在重布线结构与芯体衬底之间，与集成电路封装相对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体组件，包括：重布线结构；集成电路封装，贴合到所述重布线结构的第一侧；芯体衬底，利用第一导电连接件及第二导电连接件耦合到所述重布线结构的第二侧，所述第二侧与所述第一侧相对，所述芯体衬底的顶部层包含介电材料；以及芯片，设置在所述重布线结构与所述芯体衬底之间，所述芯片夹置在所述介电材料的侧壁之间。2.根据权利要求1所述的半导体组件，还包括：介电层，位于所述重布线结构的所述第二侧上；以及第一通孔、第二通孔及第三通孔，延伸穿过所述介电层。3.根据权利要求2所述的半导体组件，其中所述芯片实体耦合及电耦合到所述第一通孔。4.根据权利要求2所述的半导体组件，还包括：第一凸块下金属，位于所述介电层上，所述第一凸块下金属实体耦合及电耦合到所述第二通孔，所述第一导电连接件实体耦合及电耦合到所述第一凸块下金属；以及第二凸块下金属，位于所述介电层上，所述第二凸块下金属实体耦合及电耦合到所述第三通孔，所述第二导电连接件实体耦合及电耦合到所述第二凸块下金属。5.根据权利要求2所述的半导体组件，其中在所述芯体衬底与所述介电层的相对的表面之间测量的距离介于147μm到500μm的范围内。6.根据权利要求1所述的半导体组件，还包括包封体，所述包封体覆盖所述芯体衬底的侧壁、所述芯片的侧壁、以及与所述重布...

【专利技术属性】
技术研发人员：吴俊毅，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：