一种晶圆级降低漏电的ESD结构制造技术

本发明专利技术公开了一种晶圆级降低漏电的ESD结构，包括采用晶圆级封装工艺封装的控制电路、反馈电路、泄放电路及钳位电路；其中，控制电路的第一输入端连接电源VCC1，控制电路的第二输入端连接电源VCC2，控制电路的第一输出端依次连接反馈电路、泄放电路及钳位电路，控制电路的第二输出端与反馈电路连接；反馈电路的输出端与泄放电路的输出端连接；泄放电路的输出端与钳位电路的第一输入端连接，钳位电路的第二输入端连接有电源VDD。通过晶圆级工艺封装的控制电路、反馈电路、泄放电路及钳位电路，能够在有效减小芯片占用面积，提高输出电压稳定性，保证芯片及电路在ESD发生后的安全稳定性，同时降低漏电造成的损耗。同时降低漏电造成的损耗。同时降低漏电造成的损耗。

【技术实现步骤摘要】
一种晶圆级降低漏电的ESD结构


[0001]本专利技术涉及静电保护电路领域，具体来说，涉及一种晶圆级降低漏电的ESD结构。

技术介绍

[0002]静电泄放(ESD(Electro
‑
Static discharge))是自然界存在的普遍现象。而静电对于集成电路芯片来说更是致命的威胁，它可在短时间之内产生大的电流，对集成电路芯片造成不可逆的损害。据统计，半导体制造业每年因静电泄放所造成的经济损失达数十亿美元。因此，ESD防护设计，也成为了集成电路设计中不可缺失的环节。然而集成电路芯片本身的抗ESD能力与集成电路的发展方向也存在着不可调和的矛盾。ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线，这个低阻旁路不但要能吸收ESD电流，还要能通过钳位工作电路的电压，防止工作电路由于电压过载而受损。
[0003]其中，大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD旁，I/O电路内部。典型的I/O电路由输出驱动本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶圆级降低漏电的ESD结构，其特征在于，包括采用晶圆级封装工艺封装的控制电路(1)、反馈电路(2)、泄放电路(3)及钳位电路(4)；其中，所述控制电路(1)的第一输入端连接电源VCC1，所述控制电路(1)的第二输入端连接电源VCC2，所述控制电路(1)的第一输出端依次连接所述反馈电路(2)、所述泄放电路(3)及所述钳位电路(4)，所述控制电路(1)的第二输出端与所述反馈电路(2)连接；所述反馈电路(2)的输出端与所述泄放电路(3)的输出端连接；所述泄放电路(3)的输出端与所述钳位电路(4)的第一输入端连接，所述钳位电路(4)的第二输入端连接有电源VDD。2.根据权利要求1的一种晶圆级降低漏电的ESD结构，其特征在于，所述控制电路(1)包括电阻R1、电阻R2、电阻R3、运算放大器U、PMOS场效应管P1、NMOS场效应管N0及NMOS场效应管N1。3.根据权利要求2的一种晶圆级降低漏电的ESD结构，其特征在于，所述电阻R1的一端与NMOS场效应管N0的漏极作为所述控制电路(1)的第一输入端连接电源VCC1，电阻R1的另一端分别连接运算放大器U的同相输入端与PMOS场效应管P1的漏极，运算放大器U的输出端分别连接PMOS场效应管P1的栅极与NMOS场效应管N1的栅极，运算放大器U的反向输入端分别连接电阻R2与电阻R3的一端，电阻R2的另一端作为所述控制电路(1)的第二输入端连接电源VCC2，电阻R3的另一端连接NMOS场效应管N1的源极并作为所述控制电路(1)的第二输出端，PMOS场效应管P1的源极与NMOS场效应管N1的漏极均连接NMOS场效应管N0的栅极，NMOS场效应管N0的源极作为所述控制电路(1)的第一输出端；PMOS场效应管P1的衬底与漏极连接，NMOS场效应管N1的衬底与源极连接，NMOS场效应管N0的衬底与源极连接，电阻R3的另一端连接NMOS场效应管N1的源极并且均接地。4.根据权利要求3的一种晶圆级降低漏电的ESD结构，其特征在于，NMOS场效应管N0作为可控开关管。5.根据权利要求4的一种晶圆级降低漏电的ESD结构，其特征在于，所述反馈电路(2)包括电阻R4与NMOS...

【专利技术属性】
技术研发人员：程金星，王庆波，于艾，温伟伟，吴友朋，
申请(专利权)人：中国人民解放军九六九零一部队二三分队，
类型：发明
国别省市：