具有噪声消除的分数N锁相环PLL制造技术

本公开的实施例涉及具有噪声消除的分数N锁相环PLL。一种PLL电路，包括：生成反馈信号的分数N分频器；第一相位频率检测器，用于将反馈信号与参考信号进行比较，生成控制电荷泵的第一上/下控制信号，从而生成电荷泵输出电流。一种噪声消除电路，包括同步电路，同步电路从PLL电路输出和反馈信号生成第一和第二同步反馈信号，其中，第一和第二同步反馈信号偏移PLL电路输出的整数个周期。第二相位频率检测器电路将第一和第二同步反馈时钟信号进行比较，以生成第二上/下控制信号，第二上/下控制信号的脉冲宽度相差整数个PLL周期。响应第二上/下控制信号而控制电流数模转换器电路，以向电荷泵输出电流施加噪声消除源电流和吸收电流。出电流施加噪声消除源电流和吸收电流。出电流施加噪声消除源电流和吸收电流。

【技术实现步骤摘要】
具有噪声消除的分数N锁相环PLL
[0001]相关申请的交叉引用
[0002]本申请要求于2020年12月3日提交的美国临时专利申请第63/120,852号的优先权，该申请的公开内容以引用方式并入。


[0003]本专利技术主要涉及一种分数N锁相环(PLL)电路，并且尤其涉及分数NPLL电路操作过程中的噪声消除。

技术介绍

[0004]参见图1，图中示出分数N锁相环(PLL)电路10的框图。相位频率检测器(PFD)电路12具有用于接收参考时钟信号CLKref(t)的第一输入端和用于接收反馈时钟信号CLKfb(t)的第二输入端。PFD电路12测量在参考时钟信号CLKref(t)与反馈时钟信号CLKfb(t)的相似沿(即上升沿或下降沿)之间的差。在PFD电路12检测到参考时钟信号CLKref(t)和反馈时钟信号CLKfb(t)的相似沿对准的情况下，脉冲产生上信号U(t)并且脉冲产生下信号D(t)(两个脉冲是同步的并且具有相同的持续时间)。如果PFD电路12检测到参考时钟信号CLKref(t)的沿超前于反馈时钟信号CLKfb(t)的相似本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于锁相环PLL电路的噪声消除电路，所述PLL电路包括生成反馈时钟信号的分数N分频器，所述噪声消除电路包括：同步电路，所述同步电路接收所述PLL电路的压控时钟信号和所述反馈时钟信号，并且所述同步电路被配置为生成第一同步反馈时钟信号和第二同步反馈时钟信号，其中所述第二同步反馈时钟信号被延迟所述压控时钟信号的整数个周期；第一相位频率检测器电路，所述第一相位频率检测器电路接收所述第一同步反馈时钟信号和所述第二同步反馈时钟信号，并且所述第一相位频率检测器电路被配置为生成第一上控制信号和第一下控制信号，其中所述第一上控制信号的脉冲宽度与所述第一下控制信号的脉冲宽度相差所述整数个周期；逻辑电路，所述逻辑电路被配置为响应于所述第一上控制信号、所述第一下控制信号和指示噪声消除校正幅度的数字码信号，来生成上数字控制信号和下数字控制信号；以及电流数模转换器电路，所述电流数模转换器电路接收所述上数字控制信号和所述下数字控制信号，并且包括：电流源电路，所述电流源电路响应于所述上数字控制信号而操作，以向所述PLL电路提供噪声消除源电流；以及电流吸收电路，所述电流吸收电路响应于所述下数字控制信号而操作，以向所述PLL电路提供噪声消除吸收电流。2.根据权利要求1所述的噪声消除电路，其中所述分数N分频器型PLL电路包括生成电荷泵输出电流的电荷泵电路，并且其中所述噪声消除源电流和所述噪声消除吸收电流被施加以消除所述电荷泵输出电流中的噪声。3.根据权利要求2所述的噪声消除电路，其中所述噪声消除源电流被添加到所述电荷泵输出电流，并且从所述电荷泵输出电流减去所述噪声消除吸收电流。4.根据权利要求1所述的噪声消除电路，其中所述电流数模转换器电路还接收指示所述噪声消除校正的极性的符号信号，并且其中所述上数字控制信号和所述下数字控制信号响应于所述符号信号而被生成。5.根据权利要求4所述的噪声消除电路，其中所述分数N分频器型PLL电路包括Δ
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∑调制器电路，所述Δ
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∑调制器电路被配置为控制所述分数N分频器，并且其中所述Δ
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∑调制器电路被配置为根据被施加以控制所述分数N分频器的调制来生成所述数字码信号和所述符号信号。6.根据权利要求4所述的噪声消除电路，其中所述分数N分频器型PLL电路包括第二相位频率检测器电路，所述第二相位频率检测器电路接收参考时钟信号和所述反馈时钟信号，并且所述第二相位频率检测器电路被配置为生成第二上控制信号和第二下控制信号以用于控制电荷泵电路，并且其中所述第一相位频率检测器电路是所述第二相位频率检测器电路的电路副本。7.根据权利要求1所述的噪声消除电路，其中所述分数N分频器型PLL电路包括Δ
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∑调制器电路，所述Δ
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∑调制器电路被配置为控制所述分数N分频器，并且其中所述Δ
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∑调制器电路被配置为根据被施加以控制所述分数N分频器的调制来生成所述数字码信号。8.一种用于锁相环PLL电路的噪声消除电路，其中所述PLL电路包括：生成反馈时钟信号的分数N分频器；第一相位频率检测器，所述第一相位频率检测器被配置为将所述反馈时
钟信号与参考时钟信号进行比较并且生成第一上控制信号和第一下控制信号；以及电荷泵电路，所述电荷泵电路由所述第一上控制信号和所述第一下控制信号控制，以生成电荷泵输出电流，所述噪声消除电路包括：同步电路，所述同步电路接收所述PLL电路的压控时钟信号和所述反馈时钟信号，并且所述同步电路被配置为生成第一同步反馈时钟信号和第二同步反馈时钟信号，其中所述第二同步反馈时钟信号被延迟所述压控时钟信号的整数个周期；第二相位频率检测器电路，所述第二相位频率检测器电路接收所述第一同步反馈时钟信号和所述第二同步反馈时钟信号，并且所述第二相位频率检测器电路被配置为生成第二上控制信号和第二下控制信号，其中所述第二上控制信号的脉冲宽度与所述第二下控制信号的脉冲宽度相差所述整数个周期；以及电流数模转换器电路，所述电流数模转换器电路响应于所述第二上控制信号而被控制以将噪声消除源电流施加至所述电荷泵输出电流，并且所述电流数模转换器电路响应于所述第二下控制信号而被控制以将噪声消除吸收电流施加至所述电荷泵输出电流。9.根据权利要求8所述的噪声消除电路，其中由于所述噪声消除源电流和所述噪声消除吸收电流导致的噪声消除电流具有与所述电荷泵输出电流的极性相反的极性。10.根据权利要求8所述的噪声消除电路，其中由于所述噪声消除源电流和所述噪声消除吸收电流导致的噪声消除电流的脉冲宽度等于所述压控时钟信号的所述整数个周期。11.根据权利要求9所述的噪声消除电路，还包括逻辑电路，所述逻辑电路被配置为将所述第二上控制信号和所述第二下控制信号与数字码信号进行逻辑组合，所述数字码信号指示由于所述噪声消除源电流和所述噪声消除吸收电流导致的噪声消除...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：