基于会话的存储器操作制造技术

本申请案是针对基于会话的存储器操作。存储器系统可确定被读取命令定为目标的逻辑地址与会话表相关联。所述存储器系统可基于所述逻辑地址与所述会话表相关联，将所述会话表写入到高速缓存器。在将所述会话表写入到所述高速缓存器之后，所述存储器系统可使用所述会话表确定一或多个逻辑到物理L2P表并且将所述一或多个L2P表写入到所述高速缓存器。所述存储器系统可使用所述L2L表执行针对逻辑地址的地址转译。址转译。址转译。

【技术实现步骤摘要】
基于会话的存储器操作
[0001]交叉引用
[0002]本专利申请案主张艾姆布拉(Ambula)等人在2020年12月7日申请的标题为“基于会话的存储器操作(SESSION
‑
BASED MEMORY OPERATION)”的第17/113,999号美国专利申请案的优先权，所述美国专利申请案转让给本受让人且明确地以全文引用的方式并入本文中。


[0003]本
涉及基于会话的存储器操作。

技术介绍

[0004]例如包含存储器装置的那些存储器系统的存储器系统广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可被编程为常常对应于逻辑1或逻辑0的两个支持状态中的一个。在一些实例中，单个存储器单元可支持多于两个可能状态，存储器单元可存储所述两个可能状态中的任一个。为了存取由存储器装置存储的信息，组件可读取或感测存储器装置内的一或多个存储器单元的状态。为了存储信息，组件可将存储器装置内的一或多个存储器单元写入或编程到相应状态。
[0005]存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、3维交叉点存储器(3D交叉点)、或非(NOR)和与非(NAND)存储器装置等。存储器装置可以是易失性或非易失性的。除非由外部电源周期性地刷新，否则易失性存储器单元(例如，DRAM单元)可能随时间推移而丢失其编程状态。非易失性存储器单元(例如，NAND存储器单元)即使在不存在外部电源的情况下仍可在很长一段时间内维持其编程状态。

技术实现思路

[0006]描述了一种方法。所述方法可由存储器系统执行并且可包含确定被读取命令定为目标的逻辑块地址与指示各自在先前被一或多个写入命令定为目标的第一逻辑块地址集的第一表相关联，所述一或多个写入命令的接收满足定时准则；至少部分地基于所述逻辑块地址与所述第一逻辑块地址集相关联，将所述第一表写入到高速缓存器；和至少部分地基于所述第一表、指示第二逻辑块地址集和对应物理块地址的第二表，将包括来自由所述第一表指示的所述第一逻辑块地址集的逻辑块地址的所述第二逻辑块地址集写入到所述高速缓存器。
[0007]描述了一种方法。所述方法可由存储器系统执行并且可包含接收将逻辑块地址定为目标的写入命令；确定所述逻辑块地址与指示各自在先前被一或多个写入命令定为目标的逻辑块地址集的表相关联，所述一或多个写入命令的接收满足定时准则；和至少部分地
基于所述写入命令的接收满足相对于与所述逻辑块地址集相关联的前一写入命令的定时准则，将所述表更新为指示所述逻辑块地址集包含所述逻辑块地址。
[0008]描述一种设备。所述设备可包含存储器系统，其包括高速缓存器；和控制器，其与所述存储器系统耦合并被配置成使所述设备：确定被读取命令定为目标的逻辑块地址与指示各自在先前被一或多个写入命令定为目标的第一逻辑块地址集的第一表相关联，所述一或多个写入命令的接收满足定时准则；至少部分地基于所述逻辑块地址与所述第一逻辑块地址集相关联，将所述第一表写入到高速缓存器；和至少部分地基于所述第一表、指示第二逻辑块地址集和对应物理块地址的第二表，将包括来自由所述第一表指示的所述第一逻辑块地址集的逻辑块地址的所述第二逻辑块地址集写入到所述高速缓存器。
附图说明
[0009]图1说明根据本文所公开的实例的支持基于会话的存储器操作的系统的实例。
[0010]图2说明根据本文所公开的实例的支持基于会话的存储器操作的表的实例。
[0011]图3说明根据本文所公开的实例的支持基于会话的存储器操作的过程流的实例。
[0012]图4说明根据本文所公开的实例的支持基于会话的存储器操作的过程流的实例。
[0013]图5说明根据本文所公开的实例的支持基于会话的存储器操作的表的实例。
[0014]图6说明根据本文所公开的实例的支持基于会话的存储器操作的过程流的实例。
[0015]图7说明根据本文所公开的实例的支持基于会话的存储器操作的过程流的实例。
[0016]图8示出根据本公开的方面的支持基于会话的存储器操作的存储器系统的框图。
[0017]图9和10示出说明根据本文所公开的实例的支持基于会话的存储器操作的一或多种方法的流程图。
具体实施方式
[0018]存储器系统可从主机系统接收逻辑地址并且将那些逻辑地址转译成与存储器系统内的存储器装置的存储器单元相关联的物理地址。举例来说，存储器系统可接收以一或多个逻辑块地址(LBA)为目标的命令(例如存取命令)，并且将那些LBA转译成可用以定位用于由存取命令指示的存取操作的存储器单元的物理块地址(PBA)。为执行逻辑地址转译，存储器系统可使用将LBA映射到对应PBA的逻辑到物理(L2P)块地址表或“L2P表”。存储器系统可存储多个L2P表(例如，存储于长期存储器中)并且当接收到相关联存取命令时，将L2P表中的一或多个选择性地加载到高速缓存器中(例如，以用于更快速存取)。但中将L2P表加载到高速缓存器中之前等待相关联存取命令可增加地址转译时延，这又可不利地影响系统性能，以及其它缺点。
[0019]根据本文中所描述的技术，存储器系统可通过在接收到一或多个相关联存取命令之前，使用一或多个会话表将L2P表预测性地加载到高速缓存器中，以此减少地址转译时延。在第一实例中，会话表可定义数值上连续的LBA集，其可(例如，有可能)被主机装置有序存取。在第二实例中，会话表可定义可能被存取的LBA集并且还提供对应于那些LBA的PBA(例如，会话表可为L2P会话表)。如本文中所使用，除非另外说明集中包含两个或更多个元素，否则所述集可包含一或多个元素。
[0020]一开始在参考图1所描述的系统和装置的上下文中描述本公开的特征。在如参考
图2
‑
7所描述的表和过程流的上下文中描述本公开的特征。参考涉及如参考图8
‑
10所描述的基于会话的存储器操作的设备图和流程图进一步说明且描述本公开的这些和其它特征。
[0021]图1是根据本文所公开的实例的支持基于会话的存储器操作的系统100的实例。系统100包含与存储器系统110(也可被称作存储器装置)耦合的主机系统105。
[0022]存储器系统110可以是或包含任何装置或装置的集合，其中装置或装置的集合包含至少一个存储器阵列。举例来说，存储器系统110可为或包含通用快闪存储(UFS)装置、嵌入式多媒体控制器(eMMC)装置、快闪装置、通用串行总线(USB)快闪装置、安全数字(SD)卡、固态驱动器(SSD)、硬盘驱动器(HDD)、双列直插式存储器模块(DIMM)、小型DIMM(SO
‑
DIMM)，或非易本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种由存储器系统执行的方法，其包括：确定被读取命令定为目标的逻辑块地址与指示各自在先前被一或多个写入命令定为目标的第一逻辑块地址集的第一表相关联，所述一或多个写入命令的接收满足定时准则；至少部分地基于所述逻辑块地址与所述第一逻辑块地址集相关联，将所述第一表写入到高速缓存器；和至少部分地基于所述第一表、指示第二逻辑块地址集和对应物理块地址的第二表，将包括来自由所述第一表指示的所述第一逻辑块地址集的逻辑块地址的所述第二逻辑块地址集写入到所述高速缓存器。2.根据权利要求1所述的方法，其中所述第一逻辑块地址集包括数值上连续的逻辑块地址。3.根据权利要求2所述的方法，其中所述定时准则规定以第一逻辑块地址为目标的写入命令的接收与以和所述第一逻辑块地址在数值上连续的第二逻辑块为目标的第二写入命令的接收之间的阈值持续时间。4.根据权利要求1所述的方法，其另外包括：至少部分地基于所述第一表、指示第三逻辑块地址集和对应物理块地址的第三表，将包括来自由所述第一表指示的所述第一逻辑块地址集的逻辑块地址的所述第三逻辑块地址集写入到所述高速缓存器。5.根据权利要求4所述的方法，其另外包括：在将所述第三表加载到所述高速缓存器中之后，接收针对第二逻辑块地址的第二读取命令，所述第三表指示对应于所述第二逻辑块地址的物理块地址。6.根据权利要求1所述的方法，其另外包括：至少部分地基于所述第一逻辑块地址集中的所述逻辑块地址中的每一个被在相对于前一写入命令的阈值持续时间内接收到的写入命令定为目标，在所述第一表中写入一或多个值，所述前一写入命令与所述第一逻辑块地址集中的数值上连续的逻辑块地址相关联。7.根据权利要求1所述的方法，其另外包括：确定所述第一表与指示第三逻辑块地址集的第三表相关联，所述第三逻辑块地址集各自在先前根据所述定时准则作为一或多个写入操作的目标；和至少部分地基于确定所述第一表与所述第三表相关联，将所述第三表写入到所述高速缓存器。8.根据权利要求1所述的方法，其另外包括：至少部分地基于所述第二表，确定与所述逻辑块地址相关联的物理块地址；和对与所述物理块地址相关联的存储器单元集执行读取操作。9.一种由存储器系统执行的方法，其包括：接收将逻辑块地址定为目标的写入命令；确定所述逻辑块地址与指示各自在先前被一或多个写入命令定为目标的逻辑块地址集的表相关联，所述一或多个写入命令的接收满足定时准则；和至少部分地基于所述写入命令的接收满足相对于与所述逻辑块地址集相关联的前一写入命令的定时准则，将所述表更新为指示所述逻辑块地址集包含所述逻辑块地址。10.根据权利要求9所述的方法，其中所述逻辑块地址集包括数值上连续的逻辑块地
址。11.根据权利要求9所述的方法，其另外包括：确定所述逻辑块地址集与满足大小阈值的数据大小相关联，其中至少部分地基于满足所述大小阈值的所述数据大小来更新所述表。12.根据权利要求9所述的方法，其另外包括：确定从接收到所述写入命令起的阈值时间量已到期；和至少部分地基于所述阈值时间量到期，将第二表更新为指示所述逻辑块地址集包含所述逻辑块地址。13.根据权利要求9所述的方法，其中确定所述逻辑块地址与所述表相关联包括：确定所述逻辑块地址与由所述表指示的所述逻辑块地址集的最后一个逻辑块地址在数值上连续。...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：